KR19990078383A

KR19990078383A - 트렌치 커패시터내의 매립형 스트랩을 조절하는 장치 및 방법

Info

Publication number: KR19990078383A
Application number: KR1019990010917A
Authority: KR
Inventors: 울리케 그뤼닝; 벤카타차람씨 자이프라카쉬; 게리 브로너; 칼 래던스; 요헨 바인트너
Original assignee: 피터 토마스; 지멘스 악티엔게젤샤프트; 포만 제프리 엘; 인터내셔널 비지네스 머신즈 코포레이션
Priority date: 1998-03-31
Filing date: 1999-03-30
Publication date: 1999-10-25
Also published as: TW409408B; JPH11330402A; EP0949674A3; EP0949674A2

Abstract

본 발명은 트렌치 커패시터의 매립형 스트랩의 두께와 높이에서의 편차를 감소시키는 방법에 관한 것이다. 두께와 높이에서의 편차를 감소시키는 것은 트렌치내의 폴리를 매립형 스트랩의 최상부까지 리세싱하여 매립형 스트랩의 최상부를 한정함으로써 가능하다. 다음으로, 칼라는 매립형 스트랩의 기저부를 한정하기 위해 최상부 표면 하부로 리세싱된다. 폴리층의 트렌치의 측벽, 폴리 트렌치 충진된 최상부 표면 및 칼라 상부의 리세싱된 영역을 라이닝하기 위해 증착된다. 다음으로, 폴리 트렌치 충진의 측벽 및 최상부 표면으로부터 과도한 폴리층을 제거하기 위해 에칭이 사용되는데, 충진된 칼라 상부의 리세싱된 영역은 남겨두어 매립형 스트랩을 형성한다. 에칭은 수평 및 수직 방향에서 폴리를 거의 동일한 속도로 제거한다.

Description

트렌치 커패시터내의 매립형 스트랩을 조절하는 장치 및 방법 {METHOD AND APPARATUS HAVING IMPROVED CONTROL OF A BURIED STRAP IN TRENCH CAPACITORS}

본 발명은 반도체 소자 특히, 트렌치 커패시터에 대해 매립형 스트랩 높이를 조절하는 개선된 장치 및 방법에 관한 것이다.

트렌치 커패시터를 가진 반도체 소자의 제조는 전형적으로 칼라와 얕은 트렌치 절연물(Shallow Trench Isolation : STI)에 의해 절연된 노드를 포함한다. 매립형 스트랩이 트렌치 내부에 위치하고 트렌치 커패시터의 노드로의 접속을 위해 도핑된다.

매립형 스트랩은 반도체 소자가 동작하는 동안 적절한 기능을 수행하기 위해 미리 설정된 높이 범위 이내로 형성되어야만 한다. 도 1 내지 도 6을 참조하면, 반도체 소자(10)상에 매립형 스트랩(12)(도 6)을 형성하는 통상적인 방법이 도시된다. 특히, 도 1을 참조하면, 기판(14)은 내부에 형성되는 트렌치(16)를 가진다. 트렌치(16)는 기판 상부에서 칼라(18)로 라이닝(lining)된다. 전형적으로, 칼라는 실리콘 이산화물과 같은 산화물로 구성되고 다결정 실리콘(20)(폴리실리콘 또는 폴리)으로 충진된다. 트렌치(16)를 형성하기 이전에, 패드 스택이 기판(14)의 표면상에 형성된다. 전형적으로, 패드 스택은 예를 들면, 패드 산화물(22) 및 연마 정지층으로서의 역할을 하는 패드 질화물층(24)과 같은 여러 소자층을 포함한다. 추가적으로, TEOS 또는 다른 적절한 재료를 포함하는 하드 마스크층(도시 안됨)이 패드 스택 상부에 형성된다. 예시적으로, 하드 마스크층은 트렌치 형성이후에 제거된다. 몇몇 응용에서, 하드 마스크층은 가공중 후반에 제거된다. 도 1의 구조물은 상부 표면을 평탄화하기 위해 연마된다.

도 2를 참조하면, 폴리실리콘(20)이 미리 설정된 깊이로 에칭되어 리세스(26)(recess)를 형성한다. 이러한 리세스는 흔히 당업자들에게 "리세스 2"라 불린다. 도 3은 트렌치(16) 측벽으로부터 칼라(18)를 제거하기 위해 칼라(18)를 습식 에칭하는 것을 도시한다. 도 4를 참조하면, 트렌치(16)가 반도체 소자(10)의 표면 즉, 질화물층(24)에 증착되는 추가의 폴리실리콘(28)으로 충진된다. 질화물층(24)의 최상부상에 증착된 폴리실리콘(28)을 제거하기 위해, 화학-기계 연마(Chemical-Mechanical Polish : CMP) 처리가 수행되어 도 5에 도시된 구조물을 형성한다. 도 6을 참조하면, 추가의 에칭 단계가 폴리실리콘(28)의 또다른 부분을 제거하고 리세스(30)를 형성하기 위해 수행된다. 리세스(30)는 당업자들에게 "리세스 3"으로 불린다. 폴리실리콘(28)의 나머지 부분은 매립형 스트랩(12)이 된다.

매립형 스트랩(12)은 매립형 스트랩의 최상부 표면(32)과 칼라(18)의 최상부 표면(34) 사이의 거리차로 설정된 높이를 가진다. 이상에서 설명된 처리는 여러 단계를 포함한다. 특히, 리세스 2 형성단계, 습식 칼라 에칭 및 리세스 3 형성단계를 포함한다. 각각의 단계는 각 단계에서 형성된 형상의 원하는 깊이와 원하는 편차 범위를 제공한다. 이를 예시하기 위해, 이하의 실시예는 표 1의 데이터에 기초하여 매립형 스트랩의 원하는 깊이와 편차 범위를 계산하는 것에 관한 것이다.

단계	통상적으로 원하는 기판 하부로의 깊이(Å)	깊이의 편차(Å)	편차 추정을 위한 기초(Å)
리세스 2	1000	500	리세스 2 깊이(1000)+패드 질화물 두께(1500)의 20％
칼라 습식 에칭	500	50	깊이의 10％
리세스 3	500	400	리세스 3 깊이(500)+패드 질화물 두께(1500)의 20％

이상의 데이터에 기초하여 통상적인 매립형 스트랩 높이는 다음과 같이 추정될 수 있다:

BS=1000+500-500=1000Å

편차는 이하의 계산에 의해 추정될 수 있다:

그러므로, BS 높이는 이러한 실시예에서는 1000±640Å로 표현될 수 있다.

이상의 실시예에서 설명된 바와 같이 매립형 스트랩 높이의 큰 편차 때문에, 매립형 스트랩 높이를 제조하는 동안 매립형 스트랩 높이의 편차를 감소시키는 방법이 필요하다.

따라서, 본 발명은 상기와 같은 문제점을 해결하여 매립형 스트랩을 제조하는 동안 매립형 스트랩 높이의 편차를 감소시키는 방법을 제공하는 것을 목적으로 한다.

도 1 내지 도 6은 매립형 스트랩을 형성하는 통상적인 방법을 도시한다.

도 7 내지 도 20은 본 발명에 따른 매립형 스트랩과 절연 영역을 형성하는 방법을 도시한다.

*도면의 주요부분에 대한 부호의 설명*

100:반도체 소자 101:패드 스택

102:기판 104:패드 산화물층

106:패드 에칭 정지층 108:트렌치

110:칼라 112:충진제 재료

본 발명은 트렌치 커패시터내에 매립형 스트랩을 형성하는 것에 관한 것이다. 본 발명의 실시예에 따르면, 높이와 두께에서 감소된 편차를 가진 매립형 스트랩이 제공된다. 매립형 스트랩은 기판 표면 하부로 충진제 재료를 리세싱하여 자신의 상부 표면을 결정하도록 형성된다. 다음으로, 칼라가 매립형 스트랩의 최상부 표면 하부로 리세싱되어 하부 표면을 한정한다. 결과적으로, 함몰부 영역이 형성된다. 층이 기판 상부에 증착된다. 이러한 층은 트렌치의 측벽과 충진제 재료의 최상부 표면을 라이닝하고 함몰부 영역을 충진한다. 층으로부터의 과도한 재료가 제거되는데, 층으로부터의 재료로 충진된 함몰부 영역은 남긴다. 층으로부터의 과도한 재료는 수평 수직 방향으로 거의 동일한 속도로 에칭하는 에칭에 의해 제거된다.

본 발명은 이하의 도면을 참조로 한 상세한 설명을 통해 이해될 것이다.

본 발명은 반도체 소자 특히, 트렌치 커패시터내에서 사용되는 것과 같은 매립형 스트랩의 높이를 정확하게 조절하는 방법에 관한 것이다. 매립형 스트랩을 형성하는 통상적인 방법은 소자에 있어서의 매립형 스트랩 높이에 대해 큰 편차를 가진다. 매립형 스트랩 높이에 대한 큰 편차는 스트랩 외부확산을 조절하는 능력을 감소시킨다. 예를 들면, 매립형 스트랩 높이에 대한 큰 편차로 인한 최소 설계 요구조건을 충족시키기 위해 더 두꺼운 매립형 스트랩이 필요하다. 이는 트랜지스터 성능을 감소시키는 외부확산의 편차뿐만 아니라 더 큰 외부확산을 야기한다. 매립형 스트랩 높이를 더 정확하게 조절할 수 있음으로써, 본 발명은 스트랩 외부확산을 더 잘 조절할 수 있고, 이에 따라 트랜지스터 성능을 개선시킨다.

이해를 돕기 위해, 본 발명은 트렌치 커패시터에 대해 설명된다. 하지만, 본 발명은 더 광범위하고 반도체 소자내의 매립형 층에도 적용할 수 있다. 예를 들면, 소자는 RAM, DRAM, 동기 DRAM(SDRAM) 또는 고속형 DRAM과 같은 메모리 집적 회로(IC)를 포함한다. 주문형 IC(ASIC), 통합형 DRAM-논리 회로(삽입형 DRAM) 또는 다른 논리 회로에도 적용 가능하다. 전형적으로, 소자는 예를 들면, 컴퓨터 시스템, 휴대전화, 휴대 정보 단말(PDA) 또는 다른 전자 제품과 같은 소비자 제품에 사용된다.

전체 도면을 통해 동일한 요소에 대해 동일한 참조부호로 표시된 도면에 대한 상세한 설명을 참조로 하여, 도 1은 최상부 표면을 평탄화하기 위해 연마된 충진된 트렌치의 종래 기술의 구조물을 도시한다. 도 1에 도시된 바와 같은 구조물이 이하의 설명에서와 같이 본 발명에 따라 가공된다.

도 7을 참조하면, 실리콘으로 구성된 기판(102)을 가진 반도체 칩(100)이 도시된다. 반도체 기판의 다른 형태 또한 사용 가능하다. 기판(102) 상부에 패드 스택(101)이 형성된다. 패드 스택은 반도체 칩의 가공을 용이하게 하는 역할을 여러 층을 포함한다. 전형적으로, 패드 스택은 예를 들면, 증온된 분위기에서 산소에 기판(102)을 노출시킴으로써 형성된 패드 산화물층(104)을 포함한다. 패드 에칭 정지층(106)이 패드 산화물층 상부에 형성된다. 일 실시예에서, 패드 에칭 정지층은 예를 들면, 저압 화학 기상 증착(Low Rressure Chemical Vapor Deposition : LPCVD) 또는 플라즈마 강화 화학 기상 증착(Plasma Enhanced CVD : PECVD)과 같은 화학 기상 증착(CVD)을 사용하여 형성된 실리콘 질화물을 포함한다. 다른 형태의 에칭 정지층 또한 사용 가능하다. 패드 스택은 하드 마스크층(도시 안됨)과 같은 추가의 층을 포함할 수 있다. 전형적으로, 하드 마스크층은 트렌치가 형성된 이후에 제거된다.

기판은 부분적으로 완성된 트렌치 커패시터를 포함한다. 칼라(110)가 트렌치 커패시터의 상부에 제공된다. 칼라는 예를 들면, 테트라에틸옥소실란(TEOS)으로 구성된 산화물과 같은 유전체 재료를 포함한다. 질화물층이 산화물 칼라 상부에 제공되어 칼라 절연 특성을 증진시킨다. 충진제 재료(112)가 트렌치(108)를 충진하고, 칼라의 내부 측벽을 라이닝한다. 충진제 재료는 예를 들면, 폴리실리콘을 포함한다. 비결정 실리콘 또한 사용 가능하다. 일 실시예에서, 충진제 재료는 예를 들면, 비소 또는 인과 같은 n-형 도펀트로 도핑된다. 이 지점까지 트렌치 커패시터를 형성하는 것은 통상적인 기술을 사용함으로써 수행된다. 이러한 기술은 예를 들면, IEDM 테크니컬 다이제스트(1993)에 게재된 네스빗등의 "자가-정렬 매립형 스트랩(BEST)을 가진 0.6㎛²256Mb 트렌치 DRAM 셀"에 개시되어 있고, 이는 참조를 위해 인용된다.

도 8을 참조하면, 충진제(112)가 미리 설정된 깊이로 리세싱된다. 본 발명에 따르면, 리세싱된 깊이는 실질적으로 매립형 스트랩의 최상부를 한정한다. 다음의 가공단계는 충진제 재료를 추가적으로 리세싱한다. 하지만, 다음 가공에 의한 추가의 리세싱은 매우 적다. 전형적으로, 리세스의 깊이는 대략 50㎚이다. 물론, 실제 깊이는 설계 파라미터에 의존하고 이에 따라 변한다. 리세스는 예를 들면, 건식 에칭 또는 다른 에칭 처리로 수행된다.

도 9를 참조하면, 칼라(110)의 노출된 부분이 예를 들면, HF 화학술과 같은 습식 에칭 처리에 의해 제거된다. 칼라는 충진제 재료(112)의 최상부 표면(118) 하부로 깊이(120)만큼 리세싱된다. 깊이(120)는 매립형 스트랩의 기저부를 한정한다. 이와 같이, 깊이(120과 118) 사이의 차이가 매립형 스트랩의 두께를 결정한다. 본 발명의 일 실시예에 따르면, 깊이(120)는 대략 50-60㎚이다. 이로써 대략 50-60㎚의 매립형 스트랩 두께를 얻을 수 있다.

도 10을 참조하면, 층(122)이 반도체 소자(100)상에 증착된다. 층(122)은 예를 들면, 실리콘을 포함한다. 실리콘층은 예를 들면, 화학 기상 증착(CVD)과 같은 통상적인 기술에 의해 증착된다. 일 실시예에서 증착된 실리콘층은 폴리실리콘이다. 또한, 실리콘을 비결정적으로 증착될 수도 있다. 몇몇 응용에서, 층(122)은 충진제 재료와 같은 형태의 도펀트로 도핑된다. 일 실시예에서, 도펀트는 비소 또는 인과 같은 n-형이다.

실리콘층(122)은 칼라의 리세싱된 부분(124)을 충진한다. 이러한 층의 두께는 실리콘층이 칼라의 리세싱된 부분을 충분하게 충진하도록 하기 위해 적어도 칼라 두께의 대략 1/2이다. 바람직하게는, 칼라의 두께는 트렌치의 리세싱된 부분(113)을 충진함없이 리세싱된 부분을 충진한다. 일 실시예에서, 실리콘층의 두께는 칼라 두께의 1/2 보다 크지만 트렌치의 폭 또는 직경의 1/2 보다는 작고, 바람직하게는 칼라 두께의 1/2 보다 크고 트렌치 폭의 1/4 보다는 작거나 같다. 전형적으로, 트렌치는 원형이다. 하지만, 다른 형상의 트렌치 또한 사용가능하다. 원형이외의 트렌치의 경우, 폭 또는 직영은 트렌치의 가장 좁은 부분 또는 최소 직경이 선택된다. 이는 트렌치가 완전히 충진되지 않도록 한다. 대략 150-350Å이 칼라 두께를 가진 전형적인 응용에서, 실리콘층의 두께는 대략 75 내지 300Å, 바람직하게는 대략 200 내지 275Å, 더욱 바람직하게는 225 내지 250Å이다.

더욱이, 리세싱된 부분을 충진하기에 충분한 두께만큼의 실리콘층을 갖는 것이 바람직한데, 이는 기판 표면, 칼라 측벽 및 충진제 재료(126)의 상부 표면(126)으로부터 과도한 실리콘층을 제거하기 위해 필요한 에칭 시간을 감소시키기 때문이다. 추가적으로, 실리콘층이 더 얇으면, 트렌치 측벽 및 충진제 재료의 최상부 표면을 라이닝하는 층의 일부를 산화시킬 수 있다. 그러므로, 층 두께가 칼라 두께의 1/2 보다는 크고 층을 산화시키기에 충분히 얇은 것이 바람직하다. 일 실시예에서, 실리콘층의 두께는 대략 칼라 두께의 + 20％의 1/2이고, 이는 함몰부 영역을 충진시키는 것을 가능케 한다. 바람직하게는 실리콘층의 두께는 칼라 두께 + 10％의 1/2이다.

도 11을 참조하면, 트렌치(108) 측면 및 반도체 소자(100)의 최상부 표면(123)으로부터 층(122)이 제거되는데, 층(122)의 재료로 충진된 리세싱된 영역(124)은 남긴다. 일 실시예에서, 층(122)은 수평 및 수직 방향에서 거의 동일한 속도로 층(122)의 일부를 제거하는 에칭 처리에 의해 제거된다. 에칭 처리는 예를 들면, CF₄화학술과 같은 화학 건식 에칭(Chemical Dry Etch : CDE)을 포함한다. CF₄CDE에 대한 전형적인 반응제와 처리 조건은 예를 들면, 반응로에 대략 100 내지 120sccm의 O₂와 대략 50 내지 60sccm의 CF₄를 대략 35 내지 45mTorr의 압력으로 대략 25 내지 35초동안 주입하는 것을 포함한다. 다른 CDE 화학술 또한 사용가능하다. 에칭 처리는 N₂와 같은 화합물 또는 He 또는 Ar과 같은 불활성 화합물을 주입하는 것 또한 포함한다. 에칭 처리에 사용된 통신주파수(Radio Frequency : RF) 전력은 바람직하게는 450 내지 550와트이다. 당업자라면 에칭 속도를 증가 또는 감소시키기 위해 전력 조건을 변화시키는 것이 가능하다는 것을 알 수 있을 것이다. 층(122)의 적절한 제거를 위해 에칭 속도를 늦추는 것이 바람직하다. 이는 패드 스택 표면, 칼라 측벽 및 충진제(112) 표면으로부터 층(122)을 제거하지만, 층(122)의 일부로 충진된 리세싱된 영역(124)은 남기는 것을 포함한다. 매립형 스트랩은 도전성 재료로 구성되거나 또는 추가 처리에 의해 도전성을 갖게 된다.

따라서, 이상에서 설명된 바와 같이 본 발명에 따르면, 웨이퍼의 높이와 깊이에 있어서 감소된 편차를 가진 매립형 스트랩을 형성할 수 있다. 깊이에 대한 개선된 조절을 통해 더 얇고 더 얕은 매립형 스트랩을 가진 커패시터를 형성할 수 있다. 더 낮고 더 얇은 스트랩은 더 작은 정션을 가능케 하고 누설 전류를 바람직하게 감소시키고 보유 시간을 증가시킨다.

본 발명은 매립형 스트랩의 높이에 대한 편차를 대략 40-50Å으로 개선시킬 수 있다. 이는 대략 600Å의 높이 편차를 가진 통상적인 처리에 비해 1/10정도이다. 따라서, 본 발명은 더 얇은 매립형 스트랩을 사용할 수 있게 한다. 통상적인 처리가 대략 1000Å의 매립형 스트랩 두께를 필요로 하는 반면, 본 발명에서는 예를 들면, 대략 400-500Å 두께의 매립형 스트랩이 사용된다. 이상에서 설명된 바와 같이, 본 발명은 통상적인 처리의 대략 50% 정도 감소된 매립형 스트랩 두께가 가능하다. 물론 실제 매립형 스트랩 두께는 저항과 같은 설계 파라미터에 의존한다.

도 12를 참조하면, 도 11의 구조물이 추가로 처리된다. 이러한 처리는 예를 들면, 반도체 소자의 활성 영역(Active Area : AA)을 한정하는 것을 포함한다. AA의 한정은 통상적인 리소그래피 기술을 사용하여 수행된다. 이러한 기술은 웨이퍼 상부에 레지스트층을 증착하는 것을 포함한다. 에칭 마스크와 같은 역할을 하는 레지스트는 노출소스와 마스크를 가지고 선택적으로 노출시킴으로써 패터닝되어 AA 영역을 한정한다. 포지티브 레지스트가 사용되었는가 또는 네가티브 레지스트가 사용되었는 가에 따라, 레지스트층의 노출부 또는 비노출부가 현상시 제거된다. 레지스트층의 제거된 부분은 불활성 영역을 노출시키고 남겨진 레지스트부는 AA를 보호한다.

반-반사 코팅(Anti-Reflective coating : ARC)층이 레지스트층 증착이전에 기판 표면에 증착된다. ARD층은 리소그래피 분해능을 개선시키는데 사용된다. ARC층은 예를 들면, 스핀-온 기술에 의해 증착되며, 트렌치를 충진하고 및 평탄한 표면을 제공한다.

불활성 영역은 예를 들면, RIE와 같이 이방적으로 에칭되어 얕은 트렌치(128)를 형성한다. 도 13을 참조하면, TOES와 같은 유전체 재료(143)가 증착되어 얕은 트렌치를 충진한다. 과도한 TEOS 재료는 평탄화되어 얕은 트렌치 절연물(STI)을 형성한다. 도시된 바와 같이, STI는 트렌치의 일부를 오버랩핑한다. STI의 기저부는 산화물 칼라의 최상부 하부에 위치한다. 기저부는 인접 커패시터 또는 회로 소자로부터 매립형 스트랩을 절연시키기에 충분한 깊이를 가진다. 전형적으로, STI는 대략 2500Å이다.

도 14와 도 15를 참조하면, STI를 형성하기 위한 선택적인 방법이 제공된다. 이러한 방법은 활성 영역 마스킹 및 에칭이전에 층(122)을 에칭하는 것을 필요로 하지 않는다는 장점을 갖는다. 도 10에 도시된 구조물로부터, 매립형 스트랩(126)의 일부, 칼라(110) 및 유전체층(106)이 마스킹되고, 노출된 남겨진 부분은 예를 들면, 반응성 이온 에칭(RIE)에 의해 제거되어 도 14의 구조물을 형성한다. 노출된 폴리실리콘(138)은 산화되어 도 15에 도시된 것과 같은 노출 표면상에 유전체층(139)을 형성한다. 예를 들면, 산화물인 유전체 재료(143)가 도 16에 도시된 것과 같은 STI를 형성하는데 사용된다.

선택적인 실시예에서, 당업자에게 공지된 상승된 얕은 트렌치 절연물(raised STI : RSTI)이 사용된다. 도 17과 도 18을 참조하면, 트렌치 최상부 절연물(134)이 도 11에 도시된 구조물을 바람직하게는 산화물인 재료로 충진함으로써 트렌치 내부에 형성된다. 재료(131)는 트렌치(108)내에서 및 반도체 소자(100) 표면상에서 층(122)과 접촉한다. 과도한 재료(136)는 에칭 또는 CMP에 의해 반도체 소자(100) 표면으로부터 제거된다. RSTI를 형성하기 위한 처리는 예를 들면, 심포지엄 VLSI 테크니컬 다이제스트(1977)에 게재된 알스마이어등의 "상승된 얕은 트렌치 절연물(RSTI)를 가진 진보된 16b 트렌치 DRAM 셀"에 설명된 것과 같은 방법으로 계속되고, 이는 참조를 위해 인용된다. 유전체층(106)과 패드 스택(104)이 제거되고 트랜지스터를 위한 게이트 형성이 당업자에게 공지된 방법으로 시작된다.

도 19와 도 20을 참조하면, 상승된 얕은 트렌치 절연물(RSTI)을 위한 트렌치 최상부 절연물(130)을 형성하는 방법은 재료(131) 증착 이전에 층(122)을 에칭하는 것을 필요로 하지 않는다. 도 10의 구조물로부터, 트렌치 최상부 절연물이 트렌치(108) 내부에 바람직하게는 산화물인 재료(131)를 증착시킴으로써 형성된다. 재료(131)는 트렌치(132) 내부와 반도체 칩(100) 표면상에서 층(122)과 접촉한다. 과도한 재료(132)는 에칭 또는 CMP에 의해 반도체 소자(100)의 표면으로부터 제거된다. 충진제(112)의 최상부 표면의 상부에 위치하는 층(122)의 일부는 산화되어 도 15의 층(139)과 유사한 유전체 재료를 형성한다. 산화되지 않은 부분(123)은 매립형 스트랩(126)의 일부로서 남겨진다. 이러한 방법은 에칭 처리에 의해 층(122)을 에칭할 필요가 없고 이에 따라 에칭 시간을 추가로 감소시킨다. RSTI를 형성하기 위한 처리는 예를 들면, 심포지엄 VLSI 테크니컬 다이제스트(1977)에 게재된 알스마이어등의 "상승된 얕은 트렌치 절연물(RSTI)을 가진 진보된 16b 트렌치 DRAM 셀"에 설명된 것과 같은 방법으로 계속되고, 이는 참조를 위해 인용된다. 유전체층(106)과 패드 스택(104)이 제거되고 트랜지스터를 위한 게이트 형성이 당업자에게 공지된 방법으로 시작된다.

상술된 매립형 스트랩 높이를 조절하는 방법에서(이는 예시를 위한 것이지 한정하기 위한 것은 아니며), 당업자라면 변형 및 변화가 가능하다는 것을 알 수 있을 것이다. 그러므로, 첨부된 청구항에 의한 개요를 갖는 본 발명의 범위와 정신내에 속하는 실시예에 따른 변형이 가능하다는 것을 알 수 있을 것이다. 따라서, 특허법에서 요구되는 상세한 설명과 특정사항을 가진 본 발명에 대한 설명으로써 특허법에 의해 주장되고 보호받고자 하는 사항은 첨부된 청구항에 개시된다.

본 발명에 따르면, 매립형 스트랩 제조시 매립형 스트랩의 높이에 대한 편차를 감소시키는 방법이 제공된다.

Claims

트렌치 커패시터의 매립형 스트랩에서의 편차를 조절하는 방법에 있어서,

최상부 표면상에 형성된 패드 스택 및 부분적으로 형성된 트렌치 커패시터를 구비하는 기판을 제공하는 단계를 포함하는데, 상기 부분적으로 형성된 트렌치 커패시터는 상기 커패시터의 상기 트렌치를 충진하는 충진제 재료 및 상기 트렌치 커패시터의 상부에 위치하는 상기 기판의 측벽을 라이닝하는 칼라를 가짐으로써 상기 기판으로부터 상기 트렌치 커패시터의 상기 상부에 위치하는 상기 충진제 재료를 절연시키며;

상기 기판 표면 하부로 상기 충진제 재료를 리세싱하는 단계를 포함하는데, 상기 충진제 재료의 최상부 표면은 매립형 층의 최상부 표면을 한정하며;

상기 칼라를 상기 충진제 재료의 상기 최상부 표면 하부로 리세싱하여 상기 충진제 재료를 감싸는 함몰부 영역을 형성하는 단계;

상기 기판 상부에 층을 증착하는 단계를 포함하는데, 상기 층은 상기 트렌치의 측벽, 상기 충진제 재료의 상기 최상부 표면 및 상기 함몰부 영역을 라이닝하고; 및

상기 트렌치의 상기 측벽 및 상기 충진제 재료의 상기 최상부로부터 층을 제거하는데 상기 함몰부 영역을 충진하는 상기 층으로부터 재료는 남기는 단계를 포함하며, 상기 층을 제거할 때 수평 및 수직 방향에서 유사한 속도로 에칭하는 것을 특징으로 하는 방법.