KR100321737B1 - 내부에 도전체를 포함하는 소자분리막 및 그 형성 방법 - Google Patents
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Abstract
본 발명은 인접한 소자 또는 접합영역의 전위에 의해 채널의 전위가 변화는 것을 억제하여 소자의 전기적 특성을 안정화시킬 수 있는, 내부에 도전체를 포함하는 소자분리영역 및 그 형성 방법에 관한 것으로, 소자분리영역의 반도체 기판 내에 형성된 트렌치, 상기 트렌치 측벽에 형성된 제1 절연막, 상기 제1 절연막과 접하며 상기 트렌치의 일부를 채우는 도전막, 및 상기 도전막 상에 형성되어 상기 트렌치를 채우는 제2 절연막으로 이루어지는 소자분리막 및 그 형성 방법을 제공한다. 본 발명에 의해, 소자 사이의 거리가 가까워짐에 따라 인접 소자간의 간섭에 의해 소자 특성이 저하되는 것을 억제할 수 있다. 또한, 소자의 집적도 증가의 장애요인을 완화시켜주어 고집적 공정 및 고집적 소자 개발을 용이하게 해주면서도 소자 특성의 안정성이 도모되므로 고부가가치 소자 개발의 난이도를 경감시켜주는 기술로, 특성이 우수한 저비용 고부가가치 반도체 소자 제조의 기반기술로 이용될 수 있다.
Description
본 발명은 반도체 소자 제조 분야에 관한 것으로, 특히 반도체 소자의 소자분리영역 및 그 형성 방법에 관한 것이다.
반도체 소자가 고집적화되어 그 크기가 작아짐에 따라, 보다 용이하게 많은 소자를 집적하기 위하여 여러 가지 수단이 강구되고 있다. 소자 분리 영역의 형성에 있어서는 종래의 로코스(LOCOS, LOCal Oxidation of Silicon) 공정이 에스티아이(STI, shallow trench isolation) 공정으로 대체되어 가고 있다. STI 공정은 좁은 영역에서 산화막이 얇아지는 문제 및 소자 활성영역 가장자리에서 산화막이 두꺼워지는 문제 등을 개선하면서, 소자간의 분리 문제를 해결하고 있다. 그런데, 소자의 크기가 작아짐에 따라 인접 소자간의 분리뿐만 아니라, 인접 소자의 영향으로 나타나는 소자의 특성 변화를 고려한 설계가 필요하다는 보고가 있다. 즉, 소자의 크기가 작아짐에 따라 소자 분리 영역의 폭도 작아지며, 인접 소자의 전압에 따른 전기장 및 소자 내의 전위 변화에 따라 소자의 문턱전압 등이 변화하는 문제가 발생하는 것이다.
이하, 첨부된 도면을 참조하여 종래 기술의 문제점을 설명한다.
도1a는 워드라인(W) 및 활성영역(A)을 보이는 DRAM(dynamic random accessmemory) 셀(cell)의 평면도이고, 도1b 및 도1c는 도1a의 A-A, B-B 선에 대응하는 트랜지스터의 단면도이다. 도1b 및 도1c에서 도면부호 '10'은 반도체 기판, '11'은 소자분리막, '14'는 게이트 산화막, '15'는 게이트 전극, '16'은 접합영역을 각각 나타낸다.
도1b에 도시한 반도체 소자 제조 과정을 도2a 내지 도2d를 참조하여 보다 상세하게 설명한다.
먼저, 도2a에 도시한 바와 같이 반도체 기판(10) 상에 산화막(11) 및 질화막(12)을 차례로 형성하고, 소자분리 영역을 정의한 후 질화막(12) 및 산화막(11)을 차례로 식각하고 반도체 기판(10)의 일부를 식각하여 트렌치를 형성한다.
다음으로, 도2b에 도시한 바와 같이 소자분리 절연막(13)을 형성하고 화학적 기계적 연마(CMP, chemical mechanical polishing) 공정 또는 에치백(etch-back) 공정을 실시하여 소자분리영역의 트렌치 내에만 소자분리 절연막(13)을 남긴다.
다음으로, 도2c에 도시한 바와 같이 질화막(12) 및 산화막(11)을 차례로 식각하여 소자분리 영역을 완성한다.
도2d는 소자분리 영역을 완성한 후, 게이트 절연막(14), 게이트 전극(15) 및 접합영역(16)을 형성한 상태를 보이는 단면도이다.
전술한 바와 같은 종래 기술에 따라 소자분리영역을 형성할 경우 소자분리 절연막(13)은 부도체이므로 전기장은 그대로 전달해주고 소자의 채널 영역과 인접접합 영역 사이에 형성되는 축전기의 절연막으로서 역할을 한다. 따라서, 인접 접합영역의 전압에 의해 게이트 전극 아래 채널영역의 전위가 변동되는 문제점이 있다.
도1b 및 도2d와 같은 구조의 채널 확장형 N형 금속 산화막 트랜지스터(enhancement mode NMOSFET)를 예로 들면, 반도체 기판(10)에 비해 접합영역(16)의 전위가 높을 경우에 게이트 전극(15) 아래의 채널영역(접합영역이 형성되지 않은 소자 활성영역)의 전위가 반도체 기판(10)의 전위보다 상승한다. 즉, 소자의 채널영역 특히 소자분리영역에 인접한 영역의 전위가, 이웃하는 접합영역의 전위에 의하여 반도체 기판의 전위보다 상승한다.
소자 활성영역 내에서의 공핍영역 형성을 기준으로 생각하면 접합영역(16)의 전위 변화에 의해 소자분리영역에 인접한 영역의 캐리어(carrier)가 공핍되면서 채널이 형성되기 위해 필요한 공핍영역 중 게이트(35)가 담당해야 할 부분이 감소하게 되고, 소자의 문턱전압이 감소하는 현상이 발생하는 것이다. 이는 게이트 아래의 소자 활성영역과 인접 접합영역의 전위차에 의해 발생하는 전기장의 영향에 의한 것이다.
도3은 전술한 바와 같이 채널에 인접한 접합영역이 기판보다 높은 전위에 있을 때의 등전위선 분포를 보인 것이다.
상기와 같은 문제점을 해결하기 위하여 안출된 본 발명은, 인접한 소자 또는접합영역의 전위에 의해 채널의 전위가 변화는 것을 억제하여 소자의 전기적 특성을 안정화시킬 수 있는, 내부에 도전체를 포함하는 소자분리영역 및 그 형성 방법을 제공하는데 목적이 있다.
도1a는 워드라인 및 활성영역을 보이는 DRAM 셀의 평면도,
도1b 및 도1c는 도1a의 A-A, B-B 선에 대응하는 트랜지스터의 단면도,
도2a 내지 도2d는 종래 기술에 따른 반도체 소자 제조 공정 단면도,
도3은 종래 기술에 따라 형성된 반도체 소자의 등전위선 분포도,
도4a 내지 도4d는 본 발명의 일실시예에 따른 반도체 소자의 소자분리막 형성 공정 단면도,
도5a 내지 도5e는 본 발명의 다른 실시예에 따른 반도체 소자의 소자분리막 형성 공정 단면도,
도6은 본 발명에 따라 형성된 반도체 소자의 등전위선 분포도.
* 도면의 주요 부분에 대한 도면 부호의 설명
40, 50: 반도체 기판 41, 51: 산화막
42, 52: 질화막 43, 45, 53, 55: 소자분리 절연막
44, 54: 도전막 46, 56: 게이트 절연막
47, 57: 게이트 전극 48, 58: 접합영역
상기와 같은 목적을 달성하기 위한 본 발명은 반도체 기판에 형성되며, 그 내부에 도전체를 구비하여 주변의 전기장을 감소시키는 소자분리막을 포함하는 반도체 소자를 제공한다. 특히, 소자분리영역의 반도체 기판 내에 형성된 트렌치; 상기 트렌치 측벽에 형성된 제1 절연막; 상기 제1 절연막과 접하며 상기 트렌치의 일부를 채우는 도전막; 및 상기 도전막 상에 형성되어 상기 트렌치를 채우는 제2 절연막으로 이루어지는 소자분리막을 구비하는 반도체 소자를 제공하는데 그 특징이 있다.
또한, 상기 목적을 달성하기 위한 본 발명은 소자분리영역의 반도체 기판을 노출시키는 산화방지막 패턴을 형성하는 제1 단계; 상기 제1 단계에서 노출된 상기 반도체 기판을 식각하여 상기 반도체 기판 내에 트렌치를 형성하는 제2 단계; 상기 제2 단계가 완료된 전체 구조 상에 제1 절연막 및 도전막을 차례로 형성하는 제3 단계; 상기 산화방지막 패턴이 노출될 때까지 상기 제1 절연막 및 상기 도전막을 제거하여 상기 트렌치의 일부분에 상기 제1 절연막 및 상기 도전막을 잔류시키는 제4 단계; 상기 도전막 상의 상기 트렌치 내에 제2 절연막을 형성하는 제5 단계; 및 상기 산화방지막 패턴을 제거하는 제6 단계를 포함하는 반도체 소자의 소자분리막 형성 방법을 제공한다.
또한, 상기 목적을 달성하기 위한 본 발명은 소자분리영역의 반도체 기판을 노출시키는 산화방지막 패턴을 형성하는 제1 단계; 상기 제1 단계에서 노출된 상기 반도체 기판을 식각하여 상기 반도체 기판 내에 트렌치를 형성하는 제2 단계; 상기 제2 단계가 완료된 전체 구조 상에 제1 절연막을 형성하고, 상기 제1 절연막을 이방성 식각하여 상기 트렌치 측벽에 상기 제1 절연막을 잔류시키는 제3 단계; 상기 제3 단계가 완료된 전체 구조 상에 도전막을 형성하고, 상기 산화방지막 패턴이 노출될 때까지 상기 도전막을 제거하여 상기 트렌치의 일부분에 상기 도전막을 잔류시키는 제4 단계; 상기 도전막 상의 상기 트렌치 내에 제2 절연막을 형성하는 제5 단계; 및 상기 산화방지막 패턴을 제거하는 제6 단계를 포함하는 반도체 소자의 소자분리막 형성 방법을 제공한다.
도4a 내지 도4d를 참조하여 본 발명의 일실시예에 따른 반도체 소자의 소자분리막 형성 방법을 설명한다.
먼저, 도4a에 도시한 바와 같이 반도체 기판(40) 상에 산화막(41) 및 질화막(42)을 차례로 형성하고, 질화막(42) 상에 소자분리영역을 정의하는 식각마스크(도시하지 않음)를 형성한 후, 질화막(42)과 산화막(41)을 차례로 식각하고 반도체 기판(40)의 일부를 식각하여 트렌치를 형성한 다음, 식각마스크를 제거하고, 제1 소자분리 절연막(43) 및 도전막(44)을 형성한다. 이때, 상기 제1 소자분리 절연막(43)은 증착공정 등을 실시하여 도4a에 도시한 바와 같이 형성할 수도 있고,산화공정 등을 실시하여 반도체 기판(40)과의 반응에 의해 반도체 기판과 맞닿는 부분에만 형성할 수도 있다. 또한, 제1 소자분리 절연막(43)은 질화막으로도 형성할 수 있으며, 이 경우 이후에 실시되는 산화공정에서 질화막으로 이루어진 제1 소자분리막은 산화방지막으로서 역할을 한다. 그리고, 상기 도전막(44)은 단결정 실리콘, 다결정 실리콘 또는 비정질 실리콘으로 형성하며, 단결정 실리콘, 다결정 실리콘 또는 비정질 실리콘을 조합하여 적층 구조를 이룰 수도 있다. 이와 같이 도전막(44)을 실리콘으로 형성할 경우에는 도전막 형성 중 또는 도전막 형성 직후에 도핑 공정을 실시하거나, 활성영역 형성을 위한 도핑공정에서 실리콘 내에 도핑을 실시할 수도 있다.
다음으로, 도4b에 도시한 바와 같이 도전막(44) 및 제1 소자분리 절연막(43)을 화학기계적 연마 또는 에치백하여 트렌치의 일부분에 도전막(44) 및 제1 소자분리 절연막(43)이 남도록 한다.
다음으로, 도4c에 도시한 바와 같이 트렌치 내부에 제2 소자분리 절연막(45)을 형성한다. 이때, 상기 제2 소자분리 절연막(45)은 산화공정으로 형성하거나, 증착공정을 통해 형성한 후 연마 또는 에치백 공정을 실시하여 소자분리 영역의 트렌치 내부에만 남도록 형성할 수도 있다.
다음으로, 도4d에 도시한 바와 같이 질화막(42)과 산화막(41)을 차례로 식각하고, 게이트 절연막(46), 게이트 전극(47) 및 접합영역(48)을 차례로 형성한다.
이하, 본 발명의 다른 실시예에 따른 반도체 소자의 소자분리막 형성 방법을도5a 내지 도5e를 참조하여 설명한다.
먼저, 도5a에 도시한 바와 같이 반도체 기판(50) 상에 산화막(51) 및 질화막(52)을 차례로 형성하고, 소자분리 영역을 정의한 후 질화막(52)과 산화막(51)을 차례로 식각하고 반도체 기판(50)의 일부를 식각하여 트렌치를 형성한 다음, 제1 소자분리 절연막(53))을 형성한다. 이때, 상기 제1 소자분리 절연막(53)은 증착공정 등을 실시하여 도5a에 도시한 바와 같이 형성할 수도 있고, 산화공정 등을 실시하여 반도체 기판(50)과의 반응 공정에 의해 반도체 기판과 맞닿는 부분에만 형성할 수도 있다. 또한, 제1 소자분리 절연막(53)은 질화막으로도 형성할 수 있으며, 이 경우 이후에 실시되는 산화공정에서 질화막으로 이루어진 제1 소자분리막은 산화방지막으로서 역할을 한다.
다음으로, 도5b에 도시한 바와 같이 제1 소자분리 절연막(53)을 이방성 식각하여 트렌치의 옆면에만 남기고, 도전막(54)을 형성한다. 상기 도전막(54)은 전술한 본 발명의 일실시예와 마찬가지로 단결정 실리콘, 다결정 실리콘 또는 비정질 실리콘으로 형성하며, 단결정 실리콘, 다결정 실리콘 또는 비정질 실리콘을 조합하여 적층 구조를 이룰 수도 있다. 이와 같이 도전막(54)을 실리콘으로 형성할 경우에는 도전막 형성 중 또는 도전막 형성 직후에 도핑 공정을 실시하거나, 활성영역 형성을 위한 도핑공정에서 실리콘 내에 도핑을 실시할 수도 있다.
다음으로, 도5c에 도시한 바와 같이 도전막(54)을 연마나 에치백 또는 이들의 조합에 에 의해 소자분리영역의 트렌치 내부에만 남긴다.
다음으로, 도5d에 도시한 바와 같이 트렌치 내부에 제2 소자분리 절연막(55)을 형성한다. 이때, 상기 제2 소자분리 절연막(55)은 산화공정으로 형성하거나, 증착공정을 통해 형성한 후 연마 공정이나 에치백 공정을 실시하여 소자분리 영역의 트렌치 내부에만 남도록 형성할 수도 있다.
다음으로, 도5e에 도시한 바와 같이 질화막(52)과 산화막(51)을 차례로 식각하고, 게이트 절연막(56), 게이트 전극(57) 및 접합영역(58)을 차례로 형성한다.
소자분리를 위한 트렌치 부분이 절연막만으로 채워지는 종래의 소자분리영역 구조에서는 접합영역과 반도체 기판 사이의 전위차에 의해 발생한 전기장이 채널영역까지 전달되는데 반해, 본 발명에 따라 형성된 소자분리영역에는 트렌치 내부에 도체가 채워지므로, 전위차에 의해 발생한 전기장이 도체 내의 캐리어(carrier) 이동에 의해 상쇄되고 난 후 채널영역에 전달되어 소자분리 영역에 인접한 채널 영역의 전위 증가나 공핍영역의 증가가 종래보다 현격히 줄어든다.
도6은 본 발명에 따른 소자분리영역을 갖는 반도체 소자에서 채널에 인접한 접합영역이 기판보다 높은 전위에 있을 때의 등전위선 분포를 나타낸 것으로, 종래의 소자분리영역을 갖는 반도체 소자보다 안정적인 전위를 갖는 것을 보이고 있다. 즉, 내부에 도체를 갖는 소자분리영역 구조를 형성함으로써 인접 소자 또는 접합영역의 전위 변동에 의해 소자의 문턱전압 등 소자 특성이 변하는 것을 억제할 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상기와 같이 이루어지는 본 발명은 소자 사이의 거리가 가까워짐에 따라 인접 소자간의 간섭에 의해 소자 특성이 저하되는 것을 억제할 수 있다. 또한, 소자의 집적도 증가의 장애요인을 완화시켜주어 고집적 공정 및 고집적 소자 개발을 용이하게 해주면서도 소자 특성의 안정성이 도모되므로 고부가가치 소자 개발의 난이도를 경감시켜주는 기술로, 특성이 우수한 저비용 고부가가치 반도체 소자 제조의 기반기술로 이용될 수 있다.
Claims (9)
- 소자분리영역의 상기 반도체 기판 내에 형성된 트렌치;상기 트렌치 측벽에 형성된 제1 절연막;상기 제1 절연막과 접하며 상기 트렌치의 일부를 채우는 도전막; 및상기 도전막 상에 형성되어 상기 트렌치를 채우는 제2 절연막으로 이루어지는 소자분리막을 포함하는 반도체 소자.
- 제 2 항에 있어서,상기 트렌치 바닥에 형성되어 상기 제1 절연막 및 상기 도전막과 접하는 제3 절연막을 더 포함하는 것을 특징으로 하는 반도체 소자.
- 제 2 항 또는 제 3 항에 있어서,상기 도전막은 실리콘막인 것을 특징으로 하는 반도체 소자.
- 반도체 소자의 소자분리막 형성 방법에 있어서,소자분리영역의 반도체 기판을 노출시키는 산화방지막 패턴을 형성하는 제1 단계;상기 제1 단계에서 노출된 상기 반도체 기판을 식각하여 상기 반도체 기판 내에 트렌치를 형성하는 제2 단계;상기 제2 단계가 완료된 전체 구조 상에 제1 절연막 및 도전막을 차례로 형성하는 제3 단계;상기 산화방지막 패턴이 노출될 때까지 상기 제1 절연막 및 상기 도전막을 제거하여 상기 트렌치의 일부분에 상기 제1 절연막 및 상기 도전막을 잔류시키는 제4 단계;상기 도전막 상의 상기 트렌치 내에 제2 절연막을 형성하는 제5 단계; 및상기 산화방지막 패턴을 제거하는 제6 단계를 포함하는 반도체 소자의 소자분리막 형성 방법.
- 제 5 항에 있어서,상기 도전막을 실리콘으로 형성하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성 방법.
- 제 5 항 또는 제 6 항에 있어서,상기 제1 절연막을 산화막 또는 질화막으로 형성하고,상기 제2 절연막을 산화막으로 형성하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성 방법.
- 반도체 소자의 소자분리막 형성 방법에 있어서,소자분리영역의 반도체 기판을 노출시키는 산화방지막 패턴을 형성하는 제1 단계;상기 제1 단계에서 노출된 상기 반도체 기판을 식각하여 상기 반도체 기판 내에 트렌치를 형성하는 제2 단계;상기 제2 단계가 완료된 전체 구조 상에 제1 절연막을 형성하고, 상기 제1 절연막을 이방성 식각하여 상기 트렌치 측벽에 상기 제1 절연막을 잔류시키는 제3 단계;상기 제3 단계가 완료된 전체 구조 상에 도전막을 형성하고, 상기 산화방지막 패턴이 노출될 때까지 상기 도전막을 제거하여 상기 트렌치의 일부분에 상기 도전막을 잔류시키는 제4 단계;상기 도전막 상의 상기 트렌치 내에 제2 절연막을 형성하는 제5 단계; 및상기 산화방지막 패턴을 제거하는 제6 단계를 포함하는 반도체 소자의 소자분리막 형성 방법.
- 제 8 항에 있어서,상기 도전막을 실리콘으로 형성하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성 방법.
- 제 8 항 또는 제 9 항에 있어서,상기 제1 절연막을 산화막 또는 질화막으로 형성하고,상기 제2 절연막을 산화막으로 형성하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성 방법.
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