KR100451512B1 - 소자분리막 형성 방법 - Google Patents
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Abstract
본 발명은 트렌치 모서리 상단부의 갭필옥사이드막이 실리콘 계면으로 꺼지는 모우트(moat) 현상을 방지할 수 있는 소자분리막 형성 방법에 관해 개시한다.
개시된 본 발명의 소자분리막 형성 방법은 반도체기판 상에 소자의 격리영역을 덮는 하드 마스크를 형성하는 단계와, 하드 마스크를 적용하고 기판을 1차 식각하여 제 1트렌치를 형성하는 단계와, 하드 마스크 및 제 1트렌치의 내벽에 잔류되도록 도전 스페이서 및 제 1절연 스페이서를 차례로 형성하는 단계와, 하드 마스크 및 제 1절연 스페이서를 마스크로 하고 기판을 2차 식각하여 제 2트렌치를 형성하는 단계와, 결과물 전면을 덮도록 갭필옥사이드막을 형성하는 단계와, 하드 마스크가 노출되는 시점까지 갭필옥사이드막을 식각하여 소자분리막을 형성하는 단계와,하드 마스크를 제거하는 단계와, 제 1도전 스페이서 및 제 2절연 스페이서를 포함한 소자분리막 측면에 제 2절연 스페이서를 형성하는 단계를 포함한다.
Description
본 발명은 반도체장치의 제조 방법에 관한 것으로, 보다 상세하게는 소자의 활성영역을 정의하는 소자분리막 형성 방법에 관한 것이다.
도 1a 내지 도 1d는 종래의 제 1실시예에 따른 소자분리막 형성 방법을 보이기 위한 공정단면도이다.
종래의 제 1실시예에 따른 소자분리막 형성 방법은, 도 1a에 도시된 바와 같이, 먼저 실리콘기판(100) 전면에 완충 역할을 하는 패드 산화막(102)과 산화를 억제하는 실리콘 질화막(104)을 차례로 형성한다.
이어서, 상기 실리콘 질화막(104) 상에 감광막(photoresist)(미도시)을 도포한 후, 노광 및 현상하여 분리영역을 노출시키고 활성영역을 덮도록 패터닝한 후, 상기 패터닝된 감광막을 이용하여, 도 1b에 도시된 바와 같이, 실리콘 질화막을 식각하여 하드 마스크(105)를 형성한다.
그런 다음, 도 1c에 도시된 바와 같이, 상기 하드 마스크(105)를 이용하여 패드 산화막 및 기판을 소정 깊이만큼 식각하여 샬로우 트렌치(shallow trench)(110)를 형성한다. 이 후, 상기 구조의 기판 전면에 샬로우 트렌치(110)을 매립시키도록 갭필옥사이드막(gap filled oxide layer)(112)을 증착한다. 이때, 도면에 도시되지 않았지만, 갭필옥사이드막을 증착하기 이전에, 샬로우 트렌치(110)가 형성된 실리콘 기판(100) 상에 열산화 공정을 추가로 진행하여 상기 트렌치 식각시 유발되는 실리콘 표면의 디펙트(defect)를 회복시킨다.
이어서, 도 1d에 도시된 바와 같이, 상기 갭필옥사이드막을 화학기계연마(Chemical Mechanical Polishing: 이하, CMP라 칭함)하여 평탄화하고 나서, 상기 하드 마스크를 인산용액을 이용하여 습식 식각하여 제거하고 상기 잔류된 패드 산화막을 제거한다. 이때, 상기 샬로우 트렌치(110) 내부에 잔류된 갭필옥사이드막이 소자 분리막(113)이 된다.
도 2는 종래의 제 1실시예에 따른 문제점을 도시한 도면이다.
그러나, 상술한 종래의 제 1실시예에서 처럼, 샬로우 트렌치 격리(STI) 공정을 통해 소자 분리막을 형성할 경우, 도 2에 도시된 바와 같이, 소자 분리막과 활성영역의 경계면에는 소자 분리막이 활성영역보다 낮은 모우트(moat)구조가 발생된다. 따라서, 상기 모우트 현상에 의해 게이트의 측면 전계가 작용하여 활성영역의 이웃셀의 전위 변동에 의해 누설 전류가 증가하여 디램 셀 트랜지스터의 경우 충전된 전하의 누설로 최초 데이타 쓰기 이 후 새로 재충전하는 시간이 줄어들어 셀 트랜지스터의 전하 보존 능력이 저하된 문제점이 있었다.
도 3a 내지 도 3d는 종래의 제 2실시예에 따른 소자분리막 형성 방법을 보이기 위한 공정단면도이다.
상기 종래의 제 1실시예에 따른 문제점을 해소하기 위해 종래의 제 2실시예는, 도 3a에 도시된 바와 같이, 반도체기판(200) 상에 제 1실리콘 산화막(202), 실리콘 질화막(204) 및 제 2실리콘 산화막(206)을 차례로 형성한 후, 포토리쏘그라피 공정에 의해 상기 제 2실리콘 산화막, 실리콘 질화막, 제 1실리콘 산화막 및 기판의 소정깊이까지 차례로 식각한다.
이어, 도 3b에 도시된 바와 같이, 상기 결과의 기판 상에 제 3실리콘 산화막을 증착하여 후속 공정에서 다결정 실리콘 증착 시 실리콘과의 접촉을 방지하기 위한 방어막(208)을 형성한다.
그 다음, 도 3c에 도시된 바와 같이, 상기 결과물 상에 불순물이 도핑된 다결정 실리콘층(212)을 형성한 후, 도 3d에 도시된 바와 같이, 상기 다결정 실리콘층(212) 및 식각된 제 2실리콘 산화막, 실리콘 질화막 및 제 1실리콘 산화막을 화학적-기계적 연마(Chemical Mechanical Polishing)하여 다결정 실리콘층을 분리한다. 이 후, 상기 연마 공정이 진행된 기판 전면에 게이트 산화막(220)을 형성한다.이때, 잔류된 제 3실리콘 질화막(208)이 소자분리막이 된다.
그러나, 종래의 제 2실시예에서는, 소자분리막 내의 다결정 실리콘막에 전압을 기하는 별도의 회로가 필요하며, 다결정 실리콘막과 이 후에 형성될 게이트에 걸리는 전압차에 의해 게이트 산화막의 열화되는 문제점이 있었다.
이에 본 발명은 상기 종래의 문제점을 해결하기 위해 안출된 것으로, 트렌치 모서리 상단부의 갭필옥사이드막이 실리콘 계면으로 꺼지는 모우트 현상을 방지할 수 있는 소자분리막 형성 방법을 제공함에 그 목적이 있다.
도 1a 내지 도 1d는 종래의 제 1실시예에 따른 소자분리막 형성 방법을 보이기 위한 공정단면도.
도 2는 종래의 제 1실시예에 따른 문제점을 도시한 도면.
도 3a 내지 도 3d는 종래의 제 2실시예에 따른 소자분리막 형성 방법을 보이기 위한 공정단면도.
도 4a 내지 도 4k는 본 발명에 따른 소자 분리막 형성 방법을 보이기 위한 공정단면도.
상기 목적을 달성하기 위한 본 발명의 소자분리막 형성 방법은 소정의 반도체기판 상에 소자의 격리영역을 덮는 하드 마스크를 형성하는 단계와, 상기 하드 마스크를 적용하고 상기 기판을 1차 식각하여 제 1트렌치를 형성하는 단계와, 상기 하드 마스크 및 상기 제 1트렌치의 내벽에 잔류되도록 도전 스페이서 및 제 1절연 스페이서를 차례로 형성하는 단계와, 상기 하드 마스크 및 상기 제 1절연 스페이서를 마스크로 하고 상기 기판을 2차 식각하여 제 2트렌치를 형성하는 단계와, 상기 결과물 전면을 덮도록 갭필옥사이드막을 형성하는 단계와, 상기 하드 마스크가 노출되는 시점까지 상기 갭필옥사이드막을 식각하여 소자분리막을 형성하는 단계와, 상기 하드 마스크를 제거하는 단계와, 상기 결과의 소자분리막 측면에 제 3절연 스페이서를 형성하는 단계를 포함한 것을 특징으로 한다.
상기 제 1트렌치는 상기 기판으로부터 1500∼2500Å 깊이를 가지고, 상기 제2트렌치는 상기 제 1트렌치로부터 500∼1000Å 깊이를 가진 것을 포함한다.
상기 도전 스페이서는 P타입의 도판트가 도핑된 다결정 실리콘층을 사용하며, 상기 P타입의 도판트 농도는 1E20(atom/cm3)인 것을 포함한다.
상기 다결정 실리콘층은 바람직하게는 300∼500Å 두께로 증착하는 것을 포함한다.
제 1항에 있어서, 상기 제 1절연 스페이서로는 패드산화막을, 상기 제 2 및 제 3절연 스페이서로는 실리콘 질화막을 사용한다.
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
도 4a 내지 도 4k는 본 발명에 따른 소자분리막 형성 방법을 보이기 위한 공정단면도이다.
본 발명에 따른 소자분리막 형성 방법은, 도 4a에 도시된 바와 같이, 먼저 실리콘기판(300) 전면에 완충 역할을 하는 제 1패드 산화막(302)과 산화를 억제하는 제 1실리콘 질화막(304)을 차례로 형성한다. 이때, 상기 제 1패드 산화막(302)은 완충 역할을 하는 것으로 100Å두께 이상으로 형성하고, 상기 제 1실리콘 질화막(304)은 1400∼1600Å두께로 형성한다.
이어서, 상기 실리콘 질화막(304) 상에 감광막(미도시)을 이용하여 분리영역을 노출시키고 활성영역을 덮는 감광막 패턴(미도시)을 형성한 다음, 도 4b에 도시된 바와 같이, 상기 감광막 패턴을 마스크로 하고 제 1실리콘 질화막을 식각하여 하드 마스크(305)를 형성한다.
그런 다음, 도 4c에 도시된 바와 같이, 상기 하드 마스크(305)를 이용하여 제 1패드 산화막 및 기판을 소정 깊이만큼 건식 식각하여 제 1샬로우 트렌치(310)를 형성한다. 이때, 상기 제 1샬로우 트렌치(310)은 기판 표면으로부터 1500∼2500Å 깊이를 가진다.
이 후, 도 4d에 도시된 바와 같이, 상기 결과물 전면에 제 2패드 산화막(312) 및 P타입의 도판트가 도핑된 다결정 실리콘층(314)을 차례로 증착한 다음, 도 4e에 도시된 바와 같이, 상기 하드 마스크가 노출되는 시점까지 상기 다결정 실리콘층 및 제 2패드 산화막을 에치백(etch back)하여 샬로우 트렌치 측면에 각각의 제 1절연 스페이서(313) 및 제 1도전 스페이서(315)를 형성한다. 이때, 상기 에치백 공정에 의해 상기 제 1샬로우 트렌치 바닥면은 상기 다결정 실리콘층 및 제 2패드 산화막이 제거되어 기판이 노출되어져 있다. 또한, 상기 도전 스페이서(315)은 P타입의 도판트가 도핑된 다결정 실리콘층을 사용하며, 상기 P타입의 도판트 농도는 최대 1E20(atom/cm3)를 가진다. 그러나, 상기 제 1절연 스페이서(313)를 사용하지 않을 경우에는 도전 스페이서(313)의 P타입의 도판트 농도는 최대 1E19(atom/cm3)를 가진다.
이어서, 도 4f에 도시된 바와 같이, 상기 제 1절연 스페이서(313) 및 제 1도전 스페이서(315)를 포함한 하드 마스크(305) 전면에 화학기상증착 공정에 의해 제 2실리콘 질화막(316)을 증착한다.
그 다음, 도 4g에 도시된 바와 같이, 상기 제 2실리콘 질화막을 에치백하여제 1샬로우 트렌치 내의 제 1도전 스페이서 측면에 제 2절연 스페이서(317)를 형성한다. 이때, 상기 에치백 공정 시, 상기 제 1샬로우 트렌치 바닥면에는 기판이 노출되어져 있다.
이 후, 도 4h에 도시된 바와 같이, 상기 하드 마스크(305) 및 제 2절연 스페이서를 마스크로 하고 상기 기판을 건식 식각하여 제 2샬로우 트렌치를 형성한다. 이때, 상기 제 2샬로우 트렌치(320)는 상기 건식 식각이 진행되기 이전의 제 1샬로우 트렌치 바닥면으로 부터 500∼1000Å 깊이로 형성한다.
이어서, 도 4i에 도시된 바와 같이, 상기 제 2샬로우 트렌치를 포함한 하드 마스크(305) 전면에 갭필옥사이드막(322)을 증착한 후, 도 4j에 도시된 바와 같이, 하드 마스크(305)가 노출되는 시점까지 상기 갭필옥사이드막을 제거하여 소자 분리막(323)을 형성한다. 그 다음, 상기 하드 마스크를 제거한다.
이 후, 도 4k에 도시된 바와 같이, 소자 분리막(323)을 포함한 제 2패드 산화막 전면에 화학기상증착 공정에 의해 제 3실리콘 질화막을 증착한 후, 상기 제 3실리콘 질화막을 에치백하여 소자 분리막(323) 측면에 제 3절연 스페이서(324)를 형성한다. 이때, 상기 제 3절연 스페이서(324)는 소자 분리막 측면의 제 1도전 스페이서인 다결정 실리콘이 후속 공정에서 노출되어 이물질 또는 도전 물질과의 단선을 방지하기 위한 역할을 한다. 또한, 도면부호 340은 다결정 실리콘과 기판 간의 일함수 차이에 의한 정공 축적영역 또는 제 2 패드 산화막을 증착하지 않는 경우 도핑된 다결정 실리콘에서 실리콘 기판으로 확산된 P형 불순물 분포영역을 도시한 것이다.
이상에서와 같이, 본 발명의 방법에서 P타입의 도판트로 도핑된 다결정 실리콘과 기판과의 일함수 차이 또는 다결정 실리콘으로부터 기판으로의 도판트 확산에 의해 모우트영역의 문턱전압을 증가시킴으로써, 소자분리막의 모우트영역에서의 게이트 전계 집중 효과 및 채널 이온 주입 후 모우트영역에서의 P형 도판트 농도 저하에 따른 문턱전압이 낮은 기생 트랜지스터를 억제할 수 있다.
또한, 2회에 걸친 식각공정을 진행하여 소자분리막을 형성함으로써, 1차 식각영역은 모우트영역에서의 기생 트랜지스터 형성을 억제하는 역할을 하고 2차 식각영역은 이웃 동작영역과의 분리역할을 나누어 할 수 있다.
그리고 소자분리용 산화막의 평탄화 및 실리콘 질화막 제거 후 모우트영역에 질화막 측벽을 형성함으로써, 모우트영역에 게이트용 물질이 채우지는 것을 방지하여 게이트 전계 집중효과를 방지할 수 있다.
모우트영역에 질화막 측벽 형성으로 인해 소자분리막 내의 도핑된 다결정 실리콘과 타배선 간의 단선 및 후속 공정에서의 다결정 실리콘이 떨어져 파티클로 작용하는 것을 방지할 수 있다.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.
Claims (7)
- 소정의 반도체기판 상에 소자의 격리영역을 덮는 하드 마스크를 형성하는 단계와,상기 하드 마스크를 적용하고 상기 기판을 1차 식각하여 제 1트렌치를 형성하는 단계와,상기 하드 마스크 및 상기 제 1트렌치의 내벽에 잔류되도록 도전 스페이서 및 제 1절연 스페이서를 차례로 형성하는 단계와,상기 하드 마스크 및 상기 제 1절연 스페이서를 마스크로 하고 상기 기판을 2차 식각하여 제 2트렌치를 형성하는 단계와,상기 결과물 전면을 덮도록 갭필옥사이드막을 형성하는 단계와,상기 하드 마스크가 노출되는 시점까지 상기 갭필옥사이드막을 식각하여 소자분리막을 형성하는 단계와,상기 하드 마스크를 제거하는 단계와,상기 결과의 소자분리막 측면에 제 3절연 스페이서를 형성하는 단계를 포함한 것을 특징으로 하는 소자분리막 형성 방법.
- 제 1항에 있어서, 상기 제 1트렌치는 상기 기판으로부터 1500∼2500Å 깊이를 가진 것을 특징으로 하는 소자분리막 형성 방법.
- 제 1항에 있어서, 상기 제 2트렌치는 상기 제 1트렌치로부터 500∼1000Å 깊이를 가진 것을 특징으로 하는 소자분리막 형성 방법.
- 제 1항에 있어서, 상기 도전 스페이서는 P타입의 도판트가 도핑된 다결정 실리콘층을 사용하는 것을 특징으로 하는 소자분리막 형성 방법.
- 제 4항에 있어서, 상기 P타입의 도판트 농도는 1E20(atom/cm3)인 것을 특징으로 하는 소자분리막 형성 방법.
- 제 4항에 있어서, 상기 다결정 실리콘층은 300∼500Å 두께로 증착하는 것을 특징으로 하는 소자분리막 형성 방법.
- 제 1항에 있어서, 상기 제 1절연 스페이서로는 패드산화막을, 상기 제 2 및 제 3절연 스페이서로는 실리콘 질화막을 사용하는 것을 특징으로 하는 소자분리막 형성 방법.
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| KR10-2002-0016346A KR100451512B1 (ko) | 2002-03-26 | 2002-03-26 | 소자분리막 형성 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100451512B1 (ko) |
Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19990010199A (ko) * | 1997-07-15 | 1999-02-05 | 윤종용 | 반도체장치의 트렌치소자분리 형성방법 |
| KR19990025241A (ko) * | 1997-09-11 | 1999-04-06 | 윤종용 | 반도체 장치의 트렌치 소자 분리 형성 방법 |
| JP2000049296A (ja) * | 1998-07-28 | 2000-02-18 | Matsushita Electron Corp | 半導体装置の製造方法 |
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-
2002
- 2002-03-26 KR KR10-2002-0016346A patent/KR100451512B1/ko not_active IP Right Cessation
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| Publication number | Publication date |
|---|---|
| KR20030077298A (ko) | 2003-10-01 |
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