KR100835472B1 - 반도체소자의 소자분리막 형성방법 - Google Patents

Abstract

본 발명은 반도체소자의 소자분리막 형성방법에 관한 것으로, 활성영역과 소자분리영역 경계부에서의 구조적 원인과 그에 의한 전계집중효과로 인한 기생 트랜지스터가 유발되는 현상을 방지하고, 이웃하는 셀과의 소자분리 특성을 개선할 수 있도록 두 개의 트렌치를 형성하되, 제1트렌치 저부에 제2트렌치를 형성하여 턱짐 (moat) 현상을 극복하고 소자분리 특성을 향상시켜 반도체소자의 고집적화를 가능하게 하는 기술이다.

Description

반도체소자의 소자분리막 형성방법{A method for forming a field oxide of semiconductor device}

도 1a 내지 도 1i는 본 발명의 실시예에 따른 반도체소자의 소자분리막 형성방법을 도시한 단면도.

< 도면의 주요부분에 대한 부호의 설명 >

11 : 반도체기판 13 : 패드산화막

15 : 제1질화막 17 : 제1트렌치

19 : 산화막 21 : 제2질화막

23 : 제2트렌치 25 : 도핑된 폴리실리콘막

27 : 매립산화막 29 : 제3질화막

31 : p 형 불순물 영역

본 발명은 반도체소자의 소자분리막 형성방법에 관한 것으로, 특히 활성영역과 소자분리영역 경계부에서의 구조적 원인, 그에 따른 전계집중효과에 의한 기생 트랜지스터의 유발을 방지하는 동시에 이웃하는 셀과의 소자분리 특성을 개선할 수 있도록 하는 기술에 관한 것이다.

고집적화라는 관점에서 소자의 집적도를 높이기 위해서는 각각의 소자 디맨젼 (dimension) 을 축소하는 것과, 소자간에 존재하는 분리영역 (isolation region) 의 폭과 면적을 축소하는 것이 필요하며, 이 축소정도가 셀의 크기를 좌우한다는 점에서 소자분리기술이 메모리 셀 사이즈 (memory cell size) 를 결정하는 기술이라고 할 수 있다.

소자분리절연막을 제조하는 종래기술로는 절연물 분리방식의 로코스 (LOCOS : LOCal Oxidation of Silicon, 이하에서 LOCOS 라 함) 방법, 실리콘 기판 상부에 산화막, 다결정실리콘층, 질화막 순으로 적층한 구조의 피.비.엘. (Poly - Buffed LOCOS, 이하에서 PBL 이라 함) 방법, 기판에 홈을 형성한 후에 절연물질로 매립하는 트렌치 (trench) 방법 등이 있다.

그러나, 상기 LOCOS 방법으로 소자분리산화막을 미세화할 때 공정상 또는 전기적인 문제가 발생한다. 그 중의 하나는, 소자분리 절연막만으로는 전기적으로 소자를 완전히 분리할 수 없다는 것이다.

그리고, 상기 PBL 을 사용하는 경우, 필드산화시에 산소의 측면 확산에 의하여 버즈빅이 발생한다. 즉, 활성영역이 작아져 활성영역을 효과적으로 활용하지 못하며, 필드산화막의 두께가 두껍기 때문에 단차가 형성되어 후속 공정에 어려움을 준다. 그리고, 기판 상부의 다결정실리콘층으로 인하여 필드산화시 기판 내부로 형성되는 소자분리 절연막이 타기법에 비하여 상대적으로 작기 때문에 타기법에 비해 신뢰성을 약화시킬 수 있다.

이상에서 설명한 LOCOS 방법과 PBL 방법은 반도체기판 상부로 볼록한 소자분리 절연막을 형성하여 단차를 갖게 됨으로써 후속 공정을 어렵게 하는 단점이 있다.

이러한 단점을 해결하기 위하여, 반도체기판을 식각하여 트렌치를 형성하고 상기 트렌치를 매립한 다음, CMP 방법을 이용하여 상부면을 평탄화시키고 후속공정을 평탄화시킴으로써 후속 공정을 용이하게 실시할 수 있도록 하였다.

도시되지 않았으나, 종래기술에 따른 반도체소자의 소자분리막 형성방법을 설명하면 다음과 같다.

먼저, 반도체기판 상부에 패드산화막을 형성하고, 상기 패드산화막 상부에 질화막을 형성한다.

그리고, 소자분리마스크를 이용한 식각공정으로 상기 질화막과 패드산화막 및 일정두께의 반도체기판을 식각하여 상기 반도체기판에 트렌치를 형성한다.

그 다음에, 상기 트렌치를 매립하는 산화막을 형성하고, 상기 산화막을 화학기계연마 (chemical mechanical polishing, 이하에서 CMP 라 함) 하여 상부면을 평탄하게 형성한다.

그리고, 상기 질화막을 제거한다. 이때, 상기 질화막은 인산용액을 이용한 습식방법으로 제거한다.

그 다음에, 상기 패드산화막을 제거하는 습식 세정 공정을 실시하고, 상기 패드산화막이 제거된 반도체기판 상부에 게이트산화막을 형성하기 위하여 습식 세정 공정을 실시한다.

이때, 상기 산화막과 반도체기판의 경계부에 위치한 상기 산화막이 상기 트렌치 안쪽으로 식각되는 턱짐 (moat) 현상이 발생하여 후속 공정을 어렵게 할 뿐 만 아니라 반도체기판의 누설전류를 유발시켜 반도체소자의 특성 및 신뢰성을 저하시키고 그에 따른 반도체소자의 고집적화를 어렵게 한다.

특히 상기 턱짐 (moat) 현상은 게이트의 측면 전계가 작용하여 동작 영역의 한 가운데에 형성되는 주 트랜지스터보다 문턱전압이 매우 낮은 기생 트랜지스터가 형성된다.

상기 문턱전압이 낮은 기생 트랜지스터는 오프 영역에서의 누설전류를 크게 증가시키고, 이웃 셀의 전위 변동에 의해 누설전류가 증가되어 디램 셀 트랜지스터의 경우 충전된 전하의 누설로 최초 데이터 쓰기 이후 새로 재 충전해 주어야 하는 시간, 즉 리프레쉬 시간이 줄어 셀 트랜지스터의 전하보존 능력이 저하되는 문제점이 있다.

본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 소자분리 특성을 개선하고 그에 의하여 기생 트랜지스터 효과를 제거함으로써 소자의 특성 및 신뢰성을 향상시키고 소자의 고집적화를 가능하게 하는 반도체소자의 소자분리막 형성방법을 제공하는데 그 목적이 있다.

이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 소자분리막 형성방법은,

반도체기판 상에 패드산화막 및 제1질화막을 적층하는 공정과,

소자분리마스크를 이용한 사진식각공정으로 상기 제1질화막, 패드산화막 및 소정두께의 반도체기판을 식각하여 제1트렌치를 형성하는 공정과,

상기 제1트렌치를 포함한 전체표면상부에 산화막 및 제2질화막을 순차적으로 적층하는 공정과,

상기 제2질화막 및 산화막을 에치백하여 상기 제1트렌치 및 제1질화막 측벽에 산화막과 제2질화막 적층구조의 스페이서를 형성하는 공정과,

상기 제2질화막 스페이서와 제1질화막을 마스크로 하여 상기 제1트렌치 저부를 식각하여 상기 제1트렌치 저부에 제2트렌치를 형성하는 공정과,

상기 제1,2트렌치를 포함한 전체표면상부에 도핑된 폴리실리콘막을 형성하는 공정과,

상기 도핑된 폴리실리콘막을 에치백하여 상기 제1,2트렌치의 저부에 남기는 동시에 측벽에 스페이서 형태로 남기는 공정과,

상기 제1,2트렌치를 매립하는 매립산화막을 형성하는 공정과,

상기 제1질화막을 노출시키는 평탄화식각공정 후 상기 제1질화막을 제거하는 공정과,

상기 산화막, 제2질화막 및 도핑된 폴리실리콘막 및 매립산화막으로 형성된 구조물 측벽에 제3질화막 스페이서를 형성하는 공정을 포함하되,

상기 패드산화막은 100 ∼ 1000 Å 두께로 형성하는 것과,

상기 제1질화막은 1500 ∼ 4000 Å 두께로 형성하는 것과,

상기 제1트렌치는 1500 ∼ 2500 Å 깊이로 형성하는 것과,

상기 제2질화막은 100 ∼ 500 Å 두께로 형성하는 것과,

상기 제2트렌치는 상기 제1트렌치 저부로부터 500 ∼ 1000 Å 깊이로 형성하는 것과,

상기 도핑된 폴리실리콘막을 500 ∼ 1000 Å 두께로 형성하는 것과,

상기 도핑된 폴리실리콘막은 1E19 ∼ 1E20[/㎤] 의 농도로 불순물이 도핑된 것과,

상기 도핑된 폴리실리콘막의 불순물 농도를 조절하여 필드 스톱 임플란트 공정을 생략하는 것과,

상기 매립산화막은 4500 ∼ 10000 Å 두께로 형성하는 것을 특징으로 한다.

한편, 본 발명의 원리는,

트렌치 소자분리막 형성공정시 1차적으로 p형 불순물로 도핑된 폴리실리콘을 증착하고 이를 식각하여 소자분리막의 측벽에 p형 불순물로 도핑된 폴리실리콘 스페이서를 형성함으로써 트렌치 소자분리막의 턱짐 (moat) 영역에 p형 불순물 농도를 국부적으로 상향시키거나,

산화막을 사이에 두고 도핑된 폴리실리콘과 실리콘 기판간의 일함수 차이에 의해 트렌치형 소자분리막과 활성영역 경계부의 실리콘기판에서 정공농도를 증가시킴으로써 기생 트랜지스터 효과를 제거하고, 2차적으로 트렌치 소자분리막 형성시 화학적 기계적 연마 후에 질화막 측벽을 트렌치 소자분리막과 활성영역의 경계면인 턱짐 (moat) 영역에 형성하여 프린징 (fringing) 게이트 전계효과를 감소시켜 낮은 문턱전압을 갖는 기생 트랜지스터의 형성을 억제하도록 하는 것이다.

또한, 폴리실리콘 스페이서 형성시 하부 실리콘은 보다 깊게 식각하고 p형 불순물로 도핑된 폴리실리콘을 증착함으로써 정공 농도를 증가시키고 그에 따른 셀간 누설전류 (cell to cell leakage) 를 감소시키도록 하는 것이다.

이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.

도 1a 내지 도 1i는 본 발명의 실시예에 따른 반도체소자의 소자분리막 형성방법을 도시한 단면도이다.

도 1a를 참조하면, 실리콘으로 형성된 반도체기판(11) 상에 패드산화막(13) 및 제1질화막(15)을 적층하여 형성한다.

도 1b를 참조하면, 소자분리마스크(도시안됨)를 이용한 사진식각공정으로 상기 제1질화막(15), 패드산화막(13) 및 소정두께의 반도체기판(11)을 식각하여 제1트렌치(17)를 형성한다.

이때, 상기 패드산화막(13)은 100 ∼ 1000 Å두께로 형성하고, 상기 제1질화막(15)은 1500 ∼ 4000 Å 두께로 형성하며, 상기 제1트렌치(17)는 1500 ∼ 2500 Å 깊이로 형성한 것이다.

도 1c를 참조하면, 상기 제1트렌치(17)를 포함한 전체표면상부에 산화막(19) 및 제2질화막(21)을 순차적으로 적층한다.

이때, 상기 제2질화막(21)은 100 ∼ 500 Å 두께로 형성하고, 상기 산화막(19)은 후속 공정으로 형성될 도핑된 폴리실리콘막의 도핑 농도에 따라 증착하지 않을 수도 있다.

도 1d를 참조하면, 상기 제2질화막(21) 및 산화막(19)을 에치백하여 상기 트렌치(17) 및 제1질화막(15) 측벽에 산화막(19)과 제2질화막(21) 적층구조의 스페이서를 형성한다.

도 1e를 참조하면, 상기 제2질화막(21) 스페이서와 제1질화막(15)을 마스크로 하여 상기 제1트렌치(17) 저부를 식각하여 상기 제1트렌치(17) 저부로부터 500 ∼ 1000 Å 깊이를 갖는 제2트렌치(23)를 제1트렌치(17) 저부에 형성한다.

그 다음, 상기 트렌치(23,17)를 포함한 전체표면상부에 도핑된 폴리실리콘막(25)을 500 ∼ 1000 Å 두께로 형성한다.

여기서, 상기 도핑된 폴리실리콘막(25)은 1E19 ∼ 1E20[/㎤] 의 농도로 불순물이 도핑된 것이다.

도 1f를 참조하면, 상기 도핑된 폴리실리콘막(25)을 에치백하여 상기 트렌치(23,17)의 저부에 남는 동시에 측벽에 스페이서 형태로 남긴다.

도 1g를 참조하면, 상기 트렌치(23,17)를 매립하는 매립산화막(27)을 형성한다.

이때, 상기 매립산화막(27)은 4500 ∼ 10000 Å 두께로 형성한다.

도 1h를 참조하면, 상기 제1질화막(15)을 노출시키는 평탄화식각공정으로 평탄화시킨다.

그 다음, 상기 제1질화막(15)을 인산용액을 이용하여 제거한다.

도 1i를 참조하면, 상기 산화막(19), 제2질화막(21) 및 도핑된 폴리실리콘막(25) 및 매립산화막(27)으로 형성된 구조물 측벽에 제3질화막(29) 스 페이서를 형성한다.

상기 제3질화막(29) 스페이서는 상기 도핑된 폴리실리콘막(25)이 후속 공정에서 노출되어 이물질이나 다른 전도 물질과 쇼트되는 현상을 방지하기 위한 것이다.

여기서, "31" 은 도핑된 폴리실리콘막(25)과 반도체기판(11)의 일함수 차이에 의한 정공 축적 영역이나, 패드산화막과 질화막이 없는 경우 도핑된 폴리실리콘막(25)에서 반도체기판(11)으로 확산된 p형 불순물 분포영역을 도시한다.

본 발명의 다른 실시예는 상기 도핑된 폴리실리콘막(25)의 도핑 농도를 조절하여 필드 스톱 임플란트 ( field stop implant ) 공정을 생략할 수도 있도록 하는 것이다.

이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 소자분리막 형성방법은 다음과 같은 효과를 제공한다.

첫째, p형으로 도핑된 폴리실리콘막과 반도체기판의 일함수 차이 또는 폴리실리콘막으로부터 반도체기판으로의 불순물 확산에 의한 턱짐 (moat) 영역의 문턱전압 증가로 인하여 범용 트렌치 소자분리막의 턱짐 (moat) 영역에서의 게이트 전계 집중효과 및 채널 이온주입후 턱짐 (moat) 영역에서의 p형 불순물 농도 저하에 따른 문턱전압이 낮은 기생 트랜지스터 형성을 억제할 수 있다.

둘째, 이웃한 트렌치 소자분리막 내부의 도핑된 폴리실리콘막이 서로 연결되지 않고, 도핑된 폴리실리콘막과 반도체기판의 일함수 차이 또는 폴리실리콘막으로 부터 반도체기판으로의 p형 불순물 확산에 의한 효과를 이용하여 기생 트랜지스터의 형성을 억제하므로 외부로부터 전압을 인가할 제어회로가 불필요하다.

셋째, 제1트렌치를 형성하여 턱짐 (moat) 에서의 기생 트랜지스터 형성을 억제하고, 제2트렌치를 형성하여 이웃 활성영역과의 소자분리 역할을 하여 소자분리 특성을 향상시킨다.

넷째, 턱짐 (moat) 영역에 질화막 스페이서를 형성하여 게이트 물질에 채워지는 현상을 방지하여 게이트 전계 집중효과를 방지할 수 있다.

Claims (10)

1. 반도체기판 상에 패드산화막 및 제1질화막을 적층하는 공정과,

   소자분리마스크를 이용한 사진식각공정으로 상기 제1질화막, 패드산화막 및 소정두께의 반도체기판을 식각하여 제1트렌치를 형성하는 공정과,

   상기 제1트렌치를 포함한 전체표면상부에 산화막 및 제2질화막을 순차적으로 적층하는 공정과,

   상기 제2질화막 및 산화막을 에치백하여 상기 제1트렌치 및 제1질화막 측벽에 산화막과 제2질화막 적층구조의 스페이서를 형성하는 공정과,

   상기 제2질화막 스페이서와 제1질화막을 마스크로 하여 상기 제1트렌치 저부를 식각하여 상기 제1트렌치 저부에 제2트렌치를 형성하는 공정과,

   상기 제1,2트렌치를 포함한 전체표면상부에 도핑된 폴리실리콘막을 형성하는 공정과,

   상기 도핑된 폴리실리콘막을 에치백하여 상기 제1,2트렌치의 저부에 남기는 동시에 측벽에 스페이서 형태로 남기는 공정과,

   상기 제1,2트렌치를 매립하는 매립산화막을 형성하는 공정과,

   상기 제1질화막을 노출시키는 평탄화식각공정 후 상기 제1질화막을 제거하는 공정과,

   상기 산화막, 제2질화막 및 도핑된 폴리실리콘막 및 매립산화막으로 형성된 구조물 측벽에 제3질화막 스페이서를 형성하는 공정을 포함하는 반도체소자의 소자분리막 형성방법.
2. 제 1 항에 있어서,

   상기 패드산화막은 100 ∼ 1000 Å 두께로 형성하는 것을 특징으로 하는 반도체소자의 소자분리막 형성방법.
3. 제 1 항에 있어서,

   상기 제1질화막은 1500 ∼ 4000 Å 두께로 형성하는 것을 특징으로 하는 반도체소자의 소자분리막 형성방법.
4. 제 1 항에 있어서,

   상기 제1트렌치는 1500 ∼ 2500 Å 깊이로 형성하는 것을 특징으로 하는 반도체소자의 소자분리막 형성방법.
5. 제 1 항에 있어서,

   상기 제2질화막은 100 ∼ 500 Å 두께로 형성하는 것을 특징으로 하는 반도체소자의 소자분리막 형성방법.
6. 제 1 항에 있어서,

   상기 제2트렌치는 상기 제1트렌치 저부로부터 500 ∼ 1000 Å 깊이로 형성하 는 것을 특징으로 하는 반도체소자의 소자분리막 형성방법.
7. 제 1 항에 있어서,

   상기 도핑된 폴리실리콘막을 500 ∼ 1000 Å 두께로 형성하는 것을 특징으로 하는 반도체소자의 소자분리막 형성방법.
8. 제 1 항에 있어서,

   상기 도핑된 폴리실리콘막은 1E19 ∼ 1E20[/㎤] 의 농도로 불순물이 도핑된 것을 특징으로 하는 반도체소자의 소자분리막 형성방법.
9. 삭제
10. 제 1 항에 있어서,

    상기 매립산화막은 4500 ∼ 10000 Å 두께로 형성하는 것을 특징으로 하는 반도체소자의 소자분리막 형성방법.

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