KR20050014165A - 반도체소자의 제조방법 - Google Patents

Abstract

본 발명은 반도체소자의 제조방법에 관한 것으로서, 소자분리 마스크가 되는 패드질화막 패턴을 형성하고, 노출된 반도체기판 상에 산화막 패턴을 형성한 후, 상기 패드질화막 패턴을 등방성식각하여 상기 산화막 패턴 양측의 패드질화막 부분에 홈을 형성하고, 상기 홈을 이용하여 반도체기판에 p형 불순물 확산영역을 형성하고, 다시 일정 두께의 산화막 패턴을 등방성 식각하여 홈을 반원형으로 형성한 후에, 트랜치를 형성하고, 소자분리 산화막을 형성하였으므로, 모트 영역에서의 불순물 농도가 증가되어 누설전류가 감소되고, 트랜치의 하부 중앙을 볼록하게 형성하여 소자분리 특성이 향상되므로 소자분리 이온주입 량을 감소시켜 접합 캐패시턴스가 감소되어 소자의 동작을 안정화시고, 속도를 향상시키며, 접합 디플리션 증가에 의해 전계가 감소되고, 래치업이나 정전기 방전 특성이 향상된다.

Description

반도체소자의 제조방법{Manufacturing method for semiconductor device}

본 발명은 반도체소자의 제조방법에 관한 것으로서, 특히 고밀도 소자의 얕은 트랜치 소자분리(shallow trench isolation; 이하 STI라 칭함) 공정에서모트(moat) 에 의한 셀의 문턱전압 감소와, 임계크기 손실을 방지하고, 질화막의 전하 트랩에 의한 누설전류 증가를 방지하여 공정수율 및 소자의 신뢰성을 향상시킬 수 있는 반도체소자의 제조방법에 관한 것이다.

일반적으로 반도체소자는 소자가 형성되는 활성영역과, 이들을 분리하는 소자분리 영역으로 구분할 수 있으며, 소자분리영역이 소자의 전체 면적에서 차지하는 비율이 크므로 소자의 고집적화를 위해서는 소자분리영역의 축소가 필요하다.

고집적 소자에서는 기판에 얕은 트랜치를 형성하고 이를 절연막으로 메우는 STI 방법이 많이 사용되고 있다.

더욱이 고집적-초미세화된 소자에서는 공정 능력이나 신뢰도의 향상이 요구되고 있으며, DRAM 소자의 경우 STI 및 게이트 형성 공정에서 트랜지스터 성능 및 안정성의 대부분이 결정된다.

도 1a 및 도 1b는 종래 기술에 따른 반도체소자의 단면도들로서, 각각 워드라인 방향과 비트라인 방향의 단면도이다.

먼저, 반도체기판(10)상에 STI 소자분리 공정을 진행하여 소자분리 산화막(12)을 형성하고, 전면에 게이트산화막(14)을 도포한 후, 하드마스크층(18) 패턴과 중첩되어있는 게이트전극(16)을 형성한 후, 상기 게이트전극(16)과 하드마스크층(18) 패턴의 측벽에 절연막 스페이서(20)를 형성한다.

상기와 같이 종래 기술에 따라 형성된 반도체 소자는 소자의 집적도가 증가되어감에 따라 소자분리 특성을 향상시키기 위하여 소자분리 산화막의 깊이를 깊게하고 있으나, 이로 인하여 소자분리 산화막의 매립이 원활하지 않아 보이드(22)가형성되어 후속 공정에서 불량발생의 원인이 되며, 소자분리 특성 향상을 위하여 소자분리 이온주입을 실시하게 되는데, 이로 인하여 접합 캐패시턴스가 증가되어 소자의 동작 속도가 감소되고, 접합 드플리션이 감소되어 전계가 증가하여 래치 업이나 정전기 방전 특성이 악화되며, 소자분리 산화막과 인접한 활성영역에 형성되는 모트(24)에 의해 소자 특성이 열화되고, 셀 트랜지스터의 문턱전압이 낮아져 누설전류가 증가하는 등의 문제점이 있다.

본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 본발명의 목적은 STI 공정에서 기판의 소자분리 영역 에지부에 형성되는 모트에 의한 도핑 농도 감소에 따른 누설전류 증가를 방지하고, 소자분리 이온주입을 감소시킬 수 있어 접합 캐패시턴스를 감소시켜 소자의동작 속도를 증가시켜 공정 수율 및 소자 동작의 신뢰성을 향상시킬 수 있는 반도체소자의 제조방법을 제공함에 있다.

도 1a 내지 도 1b는 종래 기술에 따른 반도체소자의 단면도.

도 2a 내지 도 2f는 본 발명에 따른 반도체소자의 제조공정도.

< 도면의 주요 부분에 대한 부호의 설명 >

10, 30 : 반도체기판 12 : 소자분리 산화막

14 : 게이트산화막 16 : 게이트전극

18 : 하드마스크층 20 : 절연막 스페이서

22 : 보이드 24 : 모트

32 : 패드산화막 34 : 패드질화막

36 : 산화막 37 : 홈

38 : 불순물 확산영역 40 : 트랜치

42 : 소자분리 산화막

본발명은 상기와 같은 목적을 달성하기 위한 것으로서, 본발명에 따른 반도체소자 제조방법의 특징은,

반도체기판상에 패드산화막 패턴과 중첩되어 있는 패드질화막 패턴을 형성하는 공정과,

상기 패드질화막 패턴에 의해 노출되어있는 반도체기판상에 산화막 패턴을 형성하되, 상기 패드질화막 패턴 보다 낮은 두께로 형성하는 공정과,

상기 패드질화막 패턴을 전면 등방성식각하여 상기 산화막 패턴 양측의 패드질화막 패턴에 홈을 형성하는 공정과,

상기 홈 하부의 반도체기판에 p형 불순물 확산영역을 형성하는 공정과,

상기 산화막 패턴을 등방성 식각하여 상기 산막 패턴의 전체 두께를 감소시키고, 홈을 반원형이 되도록하는 공정과,

상기 산화막 패턴과 반도체기판의 일정 깊이를 제거하여 트랜치를 형성하되, 하부면의 중앙부가 불록하게 형성하는 공정과,

상기 트랜치를 메우는 소자분리 산화막을 형성하는 공정을 구비함에 있다.

또한 본발명의 다른 특징은, 상기 패드산화막은 건식산화막으로서 50∼100Å 두께로 형성하며, 상기 패드질화막은 2000∼4000Å 두께로 형성하고, 상기 산화막 패턴은 산화막을 5000∼7000Å 두께로 전면 도포하고 이를 패드질화막 패턴을 식각 장벽으로 CMP 식각하여 소자분리영역으로 예정되어있는 부분에만 남도록하고, 다시 산화 패턴을 일정 두께 이방성 식각하여 형성하며, 상기 패드질화막 패턴의 식각공정은 1500∼3500Å 두께를 전면 등방성 식각하고, 상기 산화막 패턴의 일정 두께 제거는 2000∼2700Å 정도 두께를 등방성 식각하며, 상기 트랜치는 2500∼3500Å 깊이로 형성하는 것을 특징으로 한다.

이하, 본 발명에 따른 반도체소자의 제조방법에 관하여 첨부도면을 참조하여 상세히 설명하면 다음과 같다.

도 2a 내지 도 2g 는 본 발명에 따른 반도체소자의 제조공정도이다.

먼저, 실리콘 웨이퍼등의 반도체기판(30)상에 패드산화막(32)과 패드질화막(34)을 순차적으로 형성한 후, 소자분리 마스크를 이용한 사진 식각 공정으로 상기 패드질화막(34)과 패드산화막(32)을 식각하여 반도체기판(30)을 노출시키는 패드질화막(34) 패턴과 패드산화막(32) 패턴을 형성한다. 여기서 상기 패드산화막(32)은 건식산화막으로서 약 800℃정도의 온도에서 50∼100Å 정도 두께로 형성하며, 상기 패드질화막(34)은 2000∼4000Å 정도 두께로 형성한다. (도 2a 참조).

그다음 상기 노출되어있는 반도체기판(30)상에 산화막(36) 패턴을 형성하는데, 이는 산화막을 5000∼7000Å 정도 두께로 전면 도포하고 이를 패드질화막(34) 패턴을 식각 장벽으로 CMP 식각하여 소자분리영역으로 예정되어있는 부분에만 남도록하고, 다시 산화막(36) 패턴을 일정 두께, 예를 들어 300∼700Å 정도 이상성 식각하여 상부면이 상기 패드질화막(34) 패턴 보다 낮아지게한다. (도 2b 참조).

그후, 상기 패드질화막(34) 패턴을 일정 두께, 예를 들어 1500∼3500Å 정도를 전면 등방성 식각을 실시하면, 상기 산화막(36) 패턴의 양측으로 질화막이 식각된 홈(37)이 형성된다.

그다음 상기 홈(37) 하부의 반도체기판(30)에 p형 불순물을 이온주입하여 불순물 확산영역(38)을 형성한다. (도 2c 참조).

그후, 상기 산화막(36) 패턴을 일정 두께, 예를 들어 2000∼2700Å 정도 두께를 등방성 식각하면, 상기 홈(37)이 반원형으로 확장된다. (도2d 참조).

그다음 상기 패드질화막(34) 패턴을 마스크로 상기 산화막(36) 패턴과 그 하부의 반도체기판(30)을 일정 깊이 2500∼3500Å 정도 깊이의 트랜치(40)를 형성한 후, 전면에 소자분리 산화막(42)을 일정 두께 , 예를 들어 4000∼6000Å 정도로 상기 트랜치(40)를 충분히 메우고 평탄화 할수 있는 정도 두께로 형성한다. 이때 상기 트랜치(40)는 산화막(36) 패턴의 남아 있던 모양이 반영되어 저면의 중앙부가 볼록하게 형성된다. (도 2e 참조).

그후 상기 소자분리 산화막(42)의 상부를 상기 패드질화막(34) 패턴을 식각 정지층으로하여 CMP 식각으로 제거하고, 상기 패드질화막(34) 패턴을 제거한 후, 세정 공정을 거치면 평탄한 상부면을 가지며, 소자분리 산화막(42)의 양측 반도체기판(30)에 불순물 확산영역(38)을 구비하는 STI 소자 분리를 완성한다. (도 2f 참조).

상기에서 도시되어있지는 않으나, 상기 트랜치 형성후에 트랜치의 내벽에 웰산화막을 50∼100Å 정도 형성하고, 전면에 라이너 질화막을 50∼100Å 정도 도포한 후에 후속 공정을 진행할 수도 있다.

이상에서 설명한 바와 같이, 본 발명에 따른 반도체소자의 제조방법은, 소자분리 마스크가 되는 패드질화막 패턴을 형성하고, 노출된 반도체기판 상에 산화막 패턴을 형성한 후, 상기 패드질화막 패턴을 등방성식각하여 상기 산화막 패턴 양측의 패드질화막 부분에 홈을 형성하고, 상기 홈을 이용하여 반도체기판에 p형 불순물 확산영역을 형성하고, 다시 일정 두께의 산화막 패턴을 등방성 식각하여 홈을 반원형으로 형성한 후에, 트랜치를 형성하고, 소자분리 산화막을 형성하였으므로, 모트 영역에서의 불순물 농도가 증가되어 누설전류가 감소되고, 트랜치의 하부 중앙을 볼록하게 형성하여 소잡누리 특성이 향상되므로 소자분리 이온주입 량을 감소시켜 접합 캐패시턴스가 감소되어 소자의 동작을 안정화시고, 속도를 향상시키며, 접합 디플리션 증가에 의해 전계가 감소되고, 래치업이나 정전기 방전 특성이 향상되는 등의 이점이 있다.

Claims (8)

1. 반도체기판상에 패드산화막 패턴과 중첩되어 있는 패드질화막 패턴을 형성하는 공정과,

   상기 패드질화막 패턴에 의해 노출되어있는 반도체기판상에 산화막 패턴을 형성하되, 상기 패드질화막 패턴 보다 낮은 두께로 형성하는 공정과,

   상기 패드질화막 패턴을 전면 등방성식각하여 상기 산화막 패턴 양측의 패드질화막 패턴에 홈을 형성하는 공정과,

   상기 홈 하부의 반도체기판에 p형 불순물 확산영역을 형성하는 공정과,

   상기 산화막 패턴을 등방성 식각하여 상기 산막 패턴의 전체 두께를 감소시키고, 홈을 반원형이 되도록하는 공정과,

   상기 산화막 패턴과 반도체기판의 일정 깊이를 제거하여 트랜치를 형성하되, 하부면의 중앙부가 불록하게 형성하는 공정과,

   상기 트랜치를 메우는 소자분리 산화막을 형성하는 공정을 구비하는 반도체소자의 제조방법.
2. 제1항에 있어서, 상기 패드산화막은 건식산화막으로서 50∼100Å 두께로 형성하는 것을 특징으로하는 반도체소자의 제조방법.
3. 제1항에 있어서, 상기 패드질화막은 2000∼4000Å 두께로 형성하는 것을 특징으로하는 반도체소자의 제조방법.
4. 제1항에 있어서, 상기 산화막 패턴은 산화막을 5000∼7000Å 두께로 전면 도포하고 이를 패드질화막 패턴을 식각 장벽으로 CMP 식각하여 소자분리영역으로 예정되어있는 부분에만 남도록하고, 다시 산화 패턴을 일정 두께 이방성 식각하여 형성하는 것을 특징으로하는 반도체소자의 제조방법.
5. 제1항에 있어서, 상기 패드질화막 패턴의 식각공정은 1500∼3500Å 두께를 전면 등방성 식각하는 것을 특징으로하는 반도체소자의 제조방법.
6. 제1항에 있어서, 상기 산화막 패턴의 일정 두께 제거는 2000∼2700Å 정도 두께를 등방성 식각하는 것을 특징으로하는 반도체소자의 제조방법.
7. 제1항에 있어서, 상기 트랜치는 2500∼3500Å 깊이로 형성하는 것을 특징으로하는 반도체소자의 제조방법.
8. 제1항에 있어서, 상기 트랜치 형성후에 웰산화막과 라이너 질화막을 도포하는 공정을 구비하는 것을 특징으로하는 반도체소자의 제조방법.