KR20050002389A - 반도체소자의 제조방법 - Google Patents

반도체소자의 제조방법 Download PDF

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Abstract

본 발명은 반도체소자의 제조방법에 관한 것으로서, 라이너 질화막을 구비하는 STI 공정을 사용하는 반도체소자에서 약간의 공정을 변경하여 일차로 트랜치 두께의 일부 두께로 제1필드산화막을 도포하고 이를 전면 식각하여 트랜치의 내부에 스페이서로 남게하여 트랜치의 종횡비를 감소시킨 후, 트랜치를 메우는 제2필드산화막을 형성하여 갭필이 원활하게 이루어지도록 하였으므로, 장비의 개선이나 새로운 갭필 물질의 사용없이 종래의 개량만으로 미세 소자를 형성할 수 있어 비용이 절감됨은 물론, 보이드의 생성이 방지되어 소자의 불량 발생을 방지되고, 기판의 스트레스에 의한 결함도 방지되어 공정수율 및 소자의 신뢰성을 향상시킬 수 있다.

Description

반도체소자의 제조방법{Manufacturing method for semiconductor device}
본 발명은 반도체소자의 제조방법에 관한 것으로서, 특히 고밀도 소자의 얕은 트랜치 소자분리(shallow trench isolation; 이하 STI라 칭함) 공정에서 작은 트랜치에도 갭필을 원활하게 할 수 있어 소자의 고집적화에 유리하고, 보이드에 의한 불량 발생을 방지하여 공정수율 및 소자의 신뢰성을 향상시킬 수 있는 반도체소자의 제조방법에 관한 것이다.
일반적으로 반도체소자는 소자가 형성되는 활성영역과, 이들을 분리하는 소자분리 영역으로 구분할 수 있으며, 소자분리영역이 소자의 전체 면적에서 차지하는 비율이 크므로 소자의 고집적화를 위해서는 소자분리영역의 축소가 필요하다.
고집적 소자에서는 기판에 얕은 트랜치를 형성하고 이를 절연막으로 메우는 STI 방법이 많이 사용되고 있다.
더욱이 고집적-초미세화된 소자에서는 공정 능력이나 신뢰도의 향상이 요구되고 있으며, DRAM 소자의 경우 STI 및 게이트 형성 공정에서 트랜지스터 성능 및 안정성의 대부분이 결정된다.
도 1은 종래 기술에 따른 반도체소자의 단면 SEM 사진으로서, 이를 참조하여 제조방법을 살펴보면 다음과 같다.
먼저, 반도체기판(10)상에 패드산화막(12)과 패드질화막(14)을 순차적으로 형성하고, 소자분리 마스크(도시되지 않음)를 이용한 사진식각 공정으로 상기 패드질화막(14)과 패드산화막(12)을 식각하여 패드질화막(14) 패턴과 패드산화막(12) 패턴을 형성한 후, 상기 패드질화막(14) 패턴에 의해 노출되어있는 반도체기판(10)을 일정 깊이 식각하여 트랜치(16)를 형성한다.
그후, 상기 트랜치(16)의 내벽에 웰산화막(18)을 형성하고, 상기 구조의 전표면에 라이너 질화막(20)을 도포한 후, 상기 구조의 전표면에 필드산화막(22)을 도포한 후, 열처리하여 트랜치(16) 내부로 갭필되도록하고, 상기 필드산화막(22)의 상부를 CMP 방법으로 식각하여 라이너 질화막(20)의 상부가 노출되도록한다.
그다음 도시되어있지는 않으나, 상기 노출되어있는 라이너 질화막(20)과 패드질화막(14) 및 패드산화막(12)을 순차적으로 제거하여 소자분리 공정을 완성한다.
상기와 같은 종래 기술에 따른 반도체 소자의 제조방법은 라이너 질화막을 구비하는 STI를 채용하는 반도체소자에서 트랜치를 메우는 갭필 물질로서 고밀도 플라즈마 산화막을 사용하고 있으나, 트랜치의 폭과 패턴 간격이 점차 감소하여 캡필이 어려워지고 있어 플라즈마 파워를 울리고 있으나, 이 경우 도 1에서 볼 수 있는 바와 같이, 증착 비율 보다는 식각 비율이 증가되어 트랜치의 상부 에지가 손상되어 코너 깨짐이 발생하거나, 측벽과 바닥 부분에 증착되는 비율이 차이가 나게되어 스트레스가 발생되어 활성영역 크랙 결함이 발생되는 문제점이 있다.
이러한 문제점을 해결하기 위하여 고밀도 플라즈마 산화막 증착전에 실시하는 라이너 질화막 형성 공정을 변경하거나, 산화막 증착 공정을 튜닝하는 등의 방법을 실시하고 있으나, 이러한 공정 변화에 의한 갭필도 서브 마이크로 급 소자에서는 한계를 보이고 있어 도 2에 도시된 바와 같은 보이드가 형성되는 문제점이 있다.
본 발명은 상기와 같은 문제점들을 해결하기 위한 것으로서, 본 발명의 목적은 라이너 질화막을 구비하는 STI 공정에서 두차례의 갭필을 실시하여 미세 소자의 트랜치도 원활하게 매립할 수 있어 소자의 고집적화에 유리하고, 보이드 발생을 방지하여 공정수율 및 소자의 신뢰성을 향상시킬 수 있는 반도체소자의 제조방법을 제공함에 있다.
도 1은 종래 기술에 따른 반도체소자의 단면 SEM 사진.
도 2는 종래 기술에 따른 반도체소자의 평면 SEM 사진.
도 3a 내지 도 3d는 본 발명에 따른 반도체소자의 제조공정도.
<도면의 주요 부분에 대한 부호의 설명>
10, 30 : 반도체기판 12, 32 : 패드산화막
14, 34 : 패드질화막 16, 36 : 트랜치
18, 38 : 웰 산화막 20, 40 : 라이너 질화막
22, 44, 46 : 필드산화막 42 : 라이너 다결정실리콘층
본발명은 상기와 같은 목적을 달성하기 위한 것으로서, 본발명에 따른 반도체소자 제조방법의 특징은,
반도체기판 상에 적층되어있는 소자분리 마스크인 패드산화막과 패드질화막 패턴을 형성하는 공정과,
상기 패드질화막에 의해 노출되어있는 반도체기판을 일정 깊이 식각하여 트랜치를 형성하는 공정과,
상기 트랜치의 측벽에 웰산화막을 형성하는 공정과,
상기 구조의 전표면에 라이너 질화막과 라이너 다결정실리콘층을 형성하는 공정과,
상기 구조의 전표면에 상기 트랜치의 일부 두께를 메우는 제1필드산화막을 형성하는 공정과,
상기 트랜치 외부의 제1필드산화막과 라이너 다결정실리콘층을 식각하여 트랜치 내부에 스페이서 형태의 제1필드산화막 패턴을 형성하는 공정과,
상기 구조의 전표면에 제2필드산화막 패턴을 형성하여 상기 트랜치를 메우는 것을 특징으로 한다.
또한 본 발명의 다른 특징은, 상기 제1필드산화막은 저압 플라즈마 CVD 산화막이고, 상기 제2필드산화막은 고밀도 플라즈마 CVD 산화막인 것을 특징으로 한다.
이하, 본 발명에 따른 반도체소자의 제조방법에 관하여 첨부도면을 참조하여 상세히 설명하면 다음과 같다.
도 3a 내지 도 3e는 본 발명에 따른 반도체소자의 제조공정도이다.
먼저, 실리콘 웨이퍼등의 반도체기판(30)상에 패드산화막(32)과 패드질화막(34)을 순차적으로 형성한 후, (도 3a 참조), 소자분리 마스크(도시되지 않음)를 이용한 사진 식각 공정으로 상기 반도체기판(30)에서 소자분리 영역으로 예정되어있는 부분상의 패드질화막(34)과 패드 산화막(32)을 식각하여, 패드질화막(34) 및 패드산화막(32) 패턴을 형성한다.
그 후, 상기 패드질화막(34) 패턴에 의해 노출되어있는 반도체기판(30)을 소정 깊이 식각하여 트랜치(36)를 형성한 후, 상기 트랜치(36)의 내벽을 웰산화 시켜 손상된 표면을 보상하는 웰산화막(38)을 형성하고, 상기 구조의 전표면에 필드산화막과 버퍼를 위한 라이너 질화막(40)과 라이너 다결정실리콘층(42)을 순차적으로 도포하고, 상기 트랜치(36)를 메우지 않는 정도 두께, 예를 들어 트랜치(36) 깊이의 1/4∼1/2 정도 두께의 제1필드산화막(44)을 단차피복성이 우수한 저압 플라즈마 CVD 방법으로 전면에 도포한다. (도 3b 참조).
그다음 상기 제1필드산화막(44)을 전면 식각하여 상기 트랜치(36)의 내부에만 스페이서 형태로 남게하여 트랜치(36)의 종횡비를 감소시킨 후, (도 3c 참조), 전면에 고밀도 플라즈마 CVD 산화막 재질로 제2필드산화막(46)을 도포하여 트랜치(36)를 완전히 메운다. (도 3d 참조).
그후, 도시되어있지는 않으나 상기 제2필드산화막(46)을 전면식각하고, 패드질화막(34) 패턴을 제거하여 소자분리 공정을 완료한다.
이상에서 설명한 바와 같이, 본 발명에 따른 반도체소자의 제조방법은, 라이너 질화막을 구비하는 STI 공정을 사용하는 반도체소자에서 약간의 공정을 변경하여 일차로 트랜치 두께의 일부 두께로 제1필드산화막을 도포하고 이를 전면 식각하여 트랜치의 내부에 스페이서로 남게하여 트랜치의 종횡비를 감소시킨 후, 트랜치를 메우는 제2필드산화막을 형성하여 갭필이 원활하게 이루어지도록 하였으므로, 장비의 개선이나 새로운 갭필 물질의 사용없이 종래의 개량만으로 미세 소자를 형성할 수 있어 비용이 절감됨은 물론, 보이드의 생성이 방지되어 소자의 불량 발생을 방지되고, 기판의 스트레스에 의한 결함도 방지되어 공정수율 및 소자의 신뢰성을 향상시킬 수 있는 이점이 있다.

Claims (4)

  1. 반도체기판 상에 적층되어있는 소자분리 마스크인 패드산화막과 패드질화막 패턴을 형성하는 공정과,
    상기 패드질화막에 의해 노출되어있는 반도체기판을 일정 깊이 식각하여 트랜치를 형성하는 공정과,
    상기 트랜치의 측벽에 웰산화막을 형성하는 공정과,
    상기 구조의 전표면에 라이너 질화막과 라이너 다결정실리콘층을 형성하는 공정과,
    상기 구조의 전표면에 상기 트랜치의 일부 두께를 메우는 제1필드산화막을 형성하는 공정과,
    상기 트랜치 외부의 제1필드산화막과 라이너 다결정실리콘층을 식각하여 트랜치 내부에 스페이서 형태의 제1필드산화막 패턴을 형성하는 공정과,
    상기 구조의 전표면에 제2필드산화막 패턴을 형성하여 상기 트랜치를 메우는 것을 특징으로하는 반도체소자의 제조방법.
  2. 제1항에 있어서, 상기 제1필드산화막은 저압 플라즈마 CVD 산화막인 것을 특징으로하는 반도체소자의 제조방법.
  3. 제1항에 있어서, 상기 제1필드산화막은 트랜치 깊이의 1/4∼1/2 두께로 형성하는 것을 특징으로하는 반도체소자의 제조방법.
  4. 제1항에 있어서, 상기 제2필드산화막은 고밀도 플라즈마 CVD 산화막인 것을 특징으로하는 반도체소자의 제조방법.
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KR100849725B1 (ko) * 2007-06-28 2008-08-01 주식회사 하이닉스반도체 급속 증기 증착법을 이용한 반도체 소자의 소자분리막형성방법
US11605714B2 (en) 2018-09-05 2023-03-14 Samsung Electronics Co., Ltd. Semiconductor device including insulating layers and method of manufacturing the same

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