KR100825014B1 - 반도체 소자의 소자분리막 제조방법 - Google Patents

반도체 소자의 소자분리막 제조방법 Download PDF

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Abstract

본 발명은 SOD 산화막 습식식각시 라이너산화막의 손실을 방지하여, 반도체 소자의 GOI 불량을 개선하고 수율과 신뢰성 특성을 개선하기 위한 반도체 소자의 소자분리막 제조방법을 제공하기 위한 것으로, 본 발명은 기판 상에 소자분리막 형성지역을 오픈시키는 패드산화막 및 패드질화막을 형성하는 단계; 오픈된 상기 기판을 식각하여 트렌치를 형성하는 단계; 상기 트렌치의 표면을 따라 라이너질화막 및 라이너산화막을 형성하는 단계; 상기 라이너산화막 상에 라이너산화막과 식각선택비를 갖는 절연막을 형성하는 단계; 상기 절연막 상에 상기 트렌치 일부를 채우는 SOD 산화막을 형성하는 단계; 상기 트렌치의 나머지를 채우는 HDP 산화막을 형성하는 단계를 포함한다.
라이너질화막, 소자분리막, GOI

Description

반도체 소자의 소자분리막 제조방법{METHOD FOR FABRICATING ISOLATION IN SEMICONDUCTOR DEVICE}
도 1a 내지 도 1c는 종래 기술에 따른 반도체 소자의 소자분리막 제조방법을 설명하기 위한 공정 단면도,
도 2는 종래 기술에 따른 반도체 소자의 소자분리막 형성시 문제점을 나타내는 SEM사진 및 TEM사진,
도 3a 내지 3e는 본 발명의 바람직한 실시예에 따른 반도체 소자의 소자분리막 제조방법을 설명하기 위한 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
301 : 기판 302 : 패드산화막
303 : 패드질화막 304 : 트렌치
305 : 산화막 306 : 라이너질화막
307 : 라이너산화막 308 : 절연막
309 : SOD산화막 310 : HDP산화막
본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 소자의 소자분리막 제조방법에 관한 것이다.
잘 알려진 바와 같이, 기판에 STI(Shallow Trench Isolation) 공정으로 소자분리막을 형성하여 활성영역을 정의하고 있다.
도 1a 내지 도 1c는 종래 기술에 따른 반도체 소자의 소자분리막 제조방법을 설명하기 위한 공정 단면도이다.
도 1a에 도시된 바와 같이, 반도체 기판(101) 상에 패드산화막(102) 및 패드질화막(103)을 차례로 형성하여 소자분리막 영역을 패터닝하고, 패드산화막(102) 및 패드질화막(103)을 식각배리어로 반도체 기판(101)을 식각하여 트렌치(104)를 형성한다.
이어서, 트렌치(104) 내부에 열산화막(105)을 형성하고, 트렌치(104)를 포함하는 반도체 기판(101)의 전면에 라이너질화막(106) 및 라이너산화막(107)을 적층한다.
도 1b에 도시된 바와 같이, 트렌치(104)를 일부 매립하는 SOD(Spin On Dielectric) 산화막(108)을 형성한다.
도 1c에 도시된 바와 같이, 나머지 트렌치(104)를 매립하는 HDP(High Density Plasma) 산화막(109)을 형성한다.
위와 같이, 종래 기술은 트렌치(104)에 라이너질화막(106) 및 라이너산화막(107)을 적층한 후 SOD 산화막(108) 및 HDP 산화막(109)을 매립하여 소자분리막을 형성한다.
그러나, 종래 기술은 트렌치(104)의 일부에만 SOD 산화막(108)을 잔류시키기 위한 SOD 산화막(108)의 습식식각이 필요시된다. 그러나, 습식식각 공정에서 라이너산화막(107)이 함께 소실되어 트렌치(104) 상부에서 라이너질화막(106)이 노출된다. 따라서, 후속 HDP 산화막(109)을 형성하는 공정에서 스퍼터링에 의해 라이너질화막(106)이 손실되어 반도체 소자의 GOI(Gate Oxide Integrity) 불량을 초래하여 수율과 신뢰성 특성이 저하되는 문제점이 있다.
도 2는 종래 기술에 따른 반도체 소자의 소자분리막 형성시 문제점을 나타내는 SEM사진 및 TEM사진이다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, SOD 산화막 습식식각시 라이너산화막의 손실을 방지하여, 반도체 소자의 GOI 불량을 개선하고 수율과 신뢰성 특성을 개선하기 위한 반도체 소자의 소자분리막 제조방법을 제공하는데 그 목적이 있다.
본 발명에 의한 반도체 소자의 소자분리막 제조방법은 기판 상에 소자분리막 형성지역을 오픈시키는 패드산화막 및 패드질화막을 형성하는 단계; 오픈된 상기 기판을 식각하여 트렌치를 형성하는 단계; 상기 트렌치의 표면을 따라 라이너질화막 및 라이너산화막을 형성하는 단계; 상기 라이너산화막 상에 라이너산화막과 식각선택비를 갖는 절연막을 형성하는 단계; 상기 절연막 상에 상기 트렌치 일부를 채우는 SOD 산화막을 형성하는 단계; 상기 트렌치의 나머지를 채우는 HDP 산화막을 형성하는 단계를 포함하는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 3a 내지 도 3e는 본 발명의 바람직한 실시예에 따른 반도체 소자의 소자분리막 제조방법을 설명하기 위한 공정 단면도이다.
도 3a에 도시된 바와 같이, 기판(301) 상에 소자분리막 형성지역을 오픈시키는 패드산화막(302) 및 패드질화막(303)을 형성한다. 여기서, 기판(301)은 DRAM공정이 진행되는 반도체 기판일 수 있다. 또한, 패드산화막(302) 및 패드질화막(303)을 소자분리막 형성지역을 오픈시키기 위해서 패드산화막(302) 및 패드질화막(303) 상에 감광막을 코팅하고, 노광 및 현상으로 소자분리막 형성지역이 오픈되도록 패터닝하여 감광막패턴을 형성한 후, 패드질화막(303) 및 패드산화막(302)을 순차로 식각하고, 감광막패턴을 제거한다.
이어서, 오픈된 기판(301)을 선택적으로 식각하여 트렌치(Trench, 304)를 형성한다.
이어서, 트렌치(304)의 표면을 따라 산화막(305)을 형성한다. 여기서, 산화막(305)은 산화공정을 통해 열산화막으로 형성할 수 있다.
도 3b에 도시된 바와 같이, 트렌치(304)를 포함하는 기판(301) 전면에 라이너질화막(306, Liner Nitride) 및 라이너산화막(307, Liner Oxide)을 순차로 형성한다. 여기서, 라이너질화막(306)은 후속 트렌치(304)를 매립하는 HDP(High Density Plasma) 산화막과 실리콘 기판(301)과의 열팽창계수 차이에 의한 스트레스를 완화하기 위한 완충막으로 사용하기 위한 것이다.
또한, 라이너산화막(307)은 후속 HDP 산화막 형성시 스퍼터링에 의한 라이너질화막(306)의 손상을 방지하기 위한 완충막으로 사용하기 위한 것이다. 라이너산화막(307)은 LP-TEOS(Low Pressure Tetra Ethyle Ortho Silicate) 또는 플라즈마산화막으로 형성할 수 있는데, LP-TEOS는 20Å∼200Å, 플라즈마산화막은 20Å∼50Å의 두께로 형성할 수 있다.
이어서, 라이너산화막(307) 상에 절연막(308)을 형성한다. 여기서, 절연막(308)은 후속 SOD(Spin On Dielectric) 산화막의 습식식각시 라이너산화막(307)의 소모를 방지하기 위한 것으로, 산화막과 식각선택비를 갖는 물질로 형성한다. 이를 위해, 절연막(308)은 질화막으로 형성하고 20Å∼50Å의 두께를 갖거나, SiON으로 형성하고 20Å∼100Å의 두께를 갖거나, HfO2 또는 Al2O3로 형성하고 20Å∼50Å의 두께를 갖도록 형성할 수 있다. 바람직하게는 질화막으로 형성할 수 있다.
특히, 라이너산화막(307)과 절연막(308)은 그 두께의 합이 종래기술에서 사 용된 라이너산화막의 두께와 동일하도록 형성하여 후속 HDP 산화막의 갭필(Gap-Fill) 불량이 발생하지 않도록 한다. 예컨대 종래 라이너산화막을 80Å으로 형성하고, 본 발명에서 라이너산화막(307)이 50Å이면 절연막(308)은 30Å으로 형성할 수 있다.
도 3c에 도시된 바와 같이, 트렌치(304)를 모두 매립할 때까지 절연막(308) 상에 SOD(Spin On Dielectric) 산화막(309)을 형성한다. 여기서, SOD 산화막(309)은 트렌치(304)의 갭필(Gap-Fill)능력을 향상시키기 위한 것이다.
SOD 산화막(309)은 트렌치(304)를 모두 매립할 때까지 절연막(308) 상에 SOD 산화막을 형성하고, 어닐(Anneal) 공정을 실시한 후 패드질화막(303)을 타겟으로 평탄화하여 형성한다. 여기서, 평탄화는 화학적기계적연마(Chemical Mechanical Polishing)를 실시할 수 있다.
도 3d에 도시된 바와 같이, 습식식각을 실시하여 SOD 산화막(309)을 트렌치(304)의 일부에 매립되도록 식각한다. 여기서, 습식식각은 BOE(Buffered Oxide Etchant)를 사용하여 실시할 수 있다. 이때, SOD 산화막(309)은 후속 공정의 소모를 감안하여 기판(301) 상부 표면 이하의 일정깊이까지 식각을 실시한다.
특히, 습식식각에 사용되는 BOE는 산화막과 질화막과의 습식식각율이 100:1이 되기 때문에 SOD 산화막(309)이 식각되는 동안 절연막(308)은 손실되지 않고, 따라서 절연막(308) 하부의 라이너산화막(307)도 상부가 약간 손실되거나, 손실되지 않는다.
도 3e에 도시된 바와 같이, SOD 산화막(309) 상에 HDP 산화막(310)을 형성한 다. 여기서, HDP 산화막(310)은 트렌치(304)를 매립하여 소자분리막을 형성하기 위한 것으로, HDP(High Density Plasma) 산화막으로 형성할 수 있다.
이때, HDP 산화막은 증착과 스퍼터링 식각이 연속적으로 진행되면서 형성되는데, 스퍼터링 식각에 의해 트렌치(304) 상부의 절연막(308) 및 라이너산화막(307)이 손실되지만, 라이너질화막(306)의 손실은 방지할 수 있다. 즉, 절연막(308)과 라이너산화막(307)이 스퍼터링 식각에 라이너질화막(306)의 손실을 방지하는 완충막 역할을 하기 때문에 라이너질화막(306)은 손실되지 않는다.
본 발명은 라이너질화막(306) 및 라이너산화막(307)을 형성한 후, 산화막과 식각선택비를 갖는 절연막(308)을 추가로 증착하여 SOD산화막(309) 형성시 라이너산화막(307)의 손실을 방지하면서, HDP 산화막(310) 형성시 라이너질화막(306)의 손실을 방지하여 반도체 소자의 GOI(Gate Oxide Integrity) 불량을 방지하여 수율과 신뢰성 특성을 향상시킬 수 있는 장점이 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 BOE 용액을 사용한 SOD막 습식식각시 희생질화막이 식각 장벽 역할을 하여 라이너산화막의 소모를 방지하며 후속 HDP 산화막 증착시 희생질화막 및 라이너산화막이 스퍼터링으로 손상되어 소모되지만 라이너질화막은 손상되지 않으므로 라이너질화막의 손상으로 인한 반도체 소자의 GOI 불량을 방지하여 수율과 신뢰성 특성을 향상시킬 수 있는 효과가 있다.

Claims (10)

  1. 기판 상에 소자분리막 형성지역을 오픈시키는 패드산화막 및 패드질화막을 형성하는 단계;
    오픈된 상기 기판을 식각하여 트렌치를 형성하는 단계;
    상기 트렌치의 표면을 따라 라이너질화막 및 라이너산화막을 형성하는 단계;
    상기 라이너산화막 상에 라이너산화막과 식각선택비를 갖는 절연막을 형성하는 단계;
    상기 절연막 상에 상기 트렌치 일부를 채우는 SOD 산화막을 형성하는 단계; 및
    상기 트렌치의 나머지를 채우는 HDP 산화막을 형성하는 단계
    를 포함하는 반도체 소자의 소자분리막 제조방법.
  2. 제1항에 있어서,
    상기 절연막은 질화막으로 형성하고, 20Å∼50Å의 두께인 것을 특징으로 하는 반도체 소자의 소자분리막 제조방법.
  3. 제1항에 있어서,
    상기 절연막은 SiON으로 형성하고, 20Å∼100Å의 두께인 것을 특징으로 하는 반도체 소자의 소자분리막 제조방법.
  4. 제1항에 있어서,
    상기 절연막은 HfO2 또는 Al2O3로 형성하고, 20Å∼50Å의 두께인 것을 특징으로 하는 반도체 소자의 소자분리막 제조방법.
  5. 제1항에 있어서,
    상기 SOD 산화막을 형성하는 단계는,
    상기 절연막 상에 상기 트렌치를 매립할때까지 SOD 산화막을 형성하는 단계;
    상기 패드질화막을 타겟으로 상기 SOD 산화막을 평탄화하는 단계; 및
    습식식각을 실시하여 상기 SOD 산화막을 상기 트렌치의 일부에 매립되도록 식각하는 단계
    를 포함하는 반도체 소자의 소자분리막 제조방법.
  6. 제5항에 있어서,
    상기 평탄화는 화학적기계적연마(Chemical Mechanical Polishing)를 실시하는 것을 특징으로 하는 반도체 소자의 소자분리막 제조방법.
  7. 제5항에 있어서,
    상기 습식식각은 BOE(Buffered Oxide Etchant)로 실시하는 것을 특징으로 하는 반도체 소자의 소자분리막 제조방법.
  8. 제1항에 있어서,
    상기 라이너산화막은 LP-TEOS로 형성하고, 20Å∼200Å의 두께인 것을 특징으로 하는 반도체 소자의 소자분리막 제조방법.
  9. 제1항에 있어서,
    상기 라이너산화막은 플라즈마산화막으로 형성하고, 20Å∼50Å의 두께인 것을 특징으로 하는 반도체 소자의 소자분리막 제조방법.
  10. 제1항에 있어서,
    상기 라이너질화막과 상기 트렌치의 기판 사이에 열산화막을 형성하는 단계를 더 포함하는 반도체 소자의 소자분리막 제조방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8697579B2 (en) 2011-02-09 2014-04-15 Samsung Electronics Co., Ltd. Method of forming an isolation structure and method of forming a semiconductor device

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101003494B1 (ko) * 2008-04-10 2010-12-30 주식회사 하이닉스반도체 메모리 소자의 소자분리 구조 및 형성 방법
JP2010027904A (ja) * 2008-07-22 2010-02-04 Elpida Memory Inc 半導体装置の製造方法
KR20120043475A (ko) * 2010-10-26 2012-05-04 에스케이하이닉스 주식회사 3차원 구조의 비휘발성 메모리 장치의 제조 방법
US8680644B2 (en) * 2011-04-11 2014-03-25 International Business Machines Coroporation Semiconductor device and method for making same
KR101821413B1 (ko) * 2011-09-26 2018-01-24 매그나칩 반도체 유한회사 소자분리구조물, 이를 포함하는 반도체 소자 및 그의 소자분리 구조물 제조 방법
US9917003B2 (en) * 2013-06-28 2018-03-13 Taiwan Semiconductor Manufacturing Co., Ltd. Trench liner passivation for dark current improvement
US9607878B2 (en) * 2013-11-04 2017-03-28 Taiwan Semiconductor Manufacturing Company Limited Shallow trench isolation and formation thereof
KR20190119475A (ko) * 2018-04-12 2019-10-22 에스케이하이닉스 주식회사 반도체 다이들의 스택에서 조인트 불량을 검출하는 방법
CN110676221B (zh) * 2018-07-02 2022-04-19 联华电子股份有限公司 半导体元件及其制作方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020071169A (ko) * 2001-03-05 2002-09-12 삼성전자 주식회사 트렌치형 소자 분리막 형성 방법
KR20040110794A (ko) * 2003-06-20 2004-12-31 매그나칩 반도체 유한회사 반도체 소자의 얕은 트랜치 소자분리막 형성방법
KR20060005504A (ko) * 2004-07-13 2006-01-18 동부아남반도체 주식회사 반도체 장치의 소자 분리 영역 형성 방법

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100354439B1 (ko) * 2000-12-08 2002-09-28 삼성전자 주식회사 트렌치 소자 분리막 형성 방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020071169A (ko) * 2001-03-05 2002-09-12 삼성전자 주식회사 트렌치형 소자 분리막 형성 방법
KR20040110794A (ko) * 2003-06-20 2004-12-31 매그나칩 반도체 유한회사 반도체 소자의 얕은 트랜치 소자분리막 형성방법
KR20060005504A (ko) * 2004-07-13 2006-01-18 동부아남반도체 주식회사 반도체 장치의 소자 분리 영역 형성 방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8697579B2 (en) 2011-02-09 2014-04-15 Samsung Electronics Co., Ltd. Method of forming an isolation structure and method of forming a semiconductor device

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