KR20080086222A - 반도체 소자의 ｓｔｉ 형성공정 - Google Patents

반도체 소자의 ｓｔｉ 형성공정 Download PDF

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Abstract

본 발명은 반도체 소자의 소자분리막 형성방법에 관한 것으로, 반도체 소자의 소자분리막 형성시 갭필 산화막으로서 스핀 온 다이일렉트릭 산화막, 제1 고밀도 플라즈마 산화막 및 제2 고밀도 플라즈마 산화막의 3중 산화막을 사용함으로써 액티브 면적을 확보하여 마진 부족으로 발생하는 페일을 개선하고 리프레시를 개선할 수 있어, 궁극적으로는 소자분리막 형성에서 기인하는 소자의 열화를 방지하고자 하는 방법에 관한 것이다.

Description

반도체 소자의 ＳＴＩ 형성공정{Method for forming Shallow Trench Isolation of semiconductor device}
도 1a 내지 도 1h는 본 발명의 공정을 순차적으로 나타낸 공정 단면도이다.
< 도면의 주요 부분에 대한 부호의 설명>
10 : 반도체 기판 12 : 패드 산화막
14 : 패드 질화막 16 : 감광막
18 : 측벽 산화막 22 : 제1 라이너 질화막
24 : 라이너 산화막 26 : 제2 라이너 질화막
28 : 게이트 산화막 32 : 스핀 온 다이일렉트릭 산화막
34 : 제1 고밀도 플라즈마 산화막 36 : 제2 고밀도 플라즈마 산화막
본 발명은 반도체 소자의 소자분리막 형성방법에 관한 것으로, 보다 상세하게는 반도체 소자의 소자분리막 형성시 갭필 산화막으로서 스핀 온 다이일렉트릭 (Spin On Dielectric: 이하 "SOD"라 약칭하기도 함) 산화막, 제1 고밀도 플라즈마 (High Density Plasma: 이하 "HDP"라 약칭하기도 함) 산화막 및 제2 고밀도 플라즈 마 산화막의 3중 산화막을 사용함으로써 액티브 면적을 확보하여 마진 (margin) 부족으로 발생하는 페일 (fail)을 개선하고 리프레시 (refresh)를 개선할 수 있는 반도체 소자의 소자분리막 형성방법에 관한 것이다.
기존 갭필 물질인 고밀도 플라즈마 산화막은 보이드 (void) 및 심 (seam)이 발생한다는 문제뿐 아니라 활성 영역의 면적이 감소함에 따라 후속 공정의 마진이 부족하여 SAC (Self Array Contact) 페일이 발생하고, 전류 누설로 인한 리프레시 감소가 발생한다. 또한, 갭필 물질인 고밀도 플라즈마 증착 공정에서 증착과 식각을 반복함으로써 라이너 (liner) 산화막이 라이너 질화막을 충분히 보호하지 못해서 질화막이 손실되기 때문에 활성 영역의 코너 부분에서 라이너 질화막 클리핑 (clipping)이 발생하는 등의 문제가 있어, 최종적으로 생성되는 소자가 열화된다.
본 발명은 전술한 바와 같은 소자분리막 형성에서 기인하는 소자의 열화를 방지할 수 있는 소자분리막 형성방법을 제공한다.
본 발명에서는 반도체 소자의 소자분리막 형성시 갭필 산화막으로서 스핀 온 다이일렉트릭 산화막, 제1 고밀도 플라즈마 산화막 및 제2 고밀도 플라즈마 산화막의 3중 산화막을 사용함으로써 액티브 면적을 확보하여 마진 부족으로 발생하는 페일을 개선하고 리프레시를 개선할 수 있어, 궁극적으로는 소자분리막 형성에서 기인하는 소자의 열화를 방지할 수 있는 방법을 제공한다.
본 발명에서는
소자분리 마스크를 이용한 리소그라피 공정으로 반도체 기판 상의 소자 분리 영역으로 예정된 부위에 트렌치를 형성하는 단계와,
상기 트렌치 표면에 측벽 산화막을 형성하는 단계와,
상기 트렌치를 포함한 반도체 기판 표면에 제1 라이너 질화막 및 라이너 산화막을 순차적으로 형성하는 단계와,
상기 트렌치 내부에 스핀 온 다이일렉트릭 산화막을 트렌치 바닥으로부터 트렌치 전체 깊이에 대하여 20~40%의 높이로 형성하는 단계와,
상기 결과물 전면에 제2 라이너 질화막을 형성하는 단계와,
상기 트렌치 내부의 스핀 온 다이일렉트릭 산화막 상부에 제1 고밀도 플라즈마 산화막을 스핀 온 다이일렉트릭 산화막 상부로부터 트렌치 전체 깊이에 대하여 20~40%의 높이로 형성하는 단계와,
상기 트렌치 내부의 제1 고밀도 플라즈마 산화막 상부에 제2 고밀도 플라즈마 산화막을 제1 고밀도 플라즈마 산화막 상부로부터 트렌치 전체 깊이에 대하여 20~40%의 높이로 형성하는 단계와,
상기 결과물에 대하여 습식 식각 공정을 수행하여 반도체 기판 상부에 남아있는 라이너 질화막을 제거하는 단계를 포함하는 반도체 소자의 소자분리막 형성방법을 제공한다.
상기 트렌치 형성시 식각하는 반도체 기판의 깊이는 500~3200Å이고, 측벽 산화막은 50~150Å, 제1 라이너 질화막은 40~100Å, 라이너 산화막은 40~80Å의 두께로 형성되는 것이 바람직하다.
스핀 온 다이일렉트릭 산화막은, 스핀 온 다이일렉트릭 산화막을 1000~5000Å 두께로 증착하고, 화학적 기계적 연마 (Chemical Mechanical Polish: 이하 "CMP"라 약칭하기도 함)를 수행하고, 습식 식각하고, 어닐링 (annealing)하는 것을 순차적으로 수행하여 형성된다.
이때 상기 어닐링은 질소 분위기에서 700~1000℃에서 20~30초간 열처리하여 수행된다.
상기 제2 라이너 질화막의 두께는 20~60Å인 것이 바람직하다.
제1 고밀도 플라즈마 산화막은 제1 고밀도 플라즈마 산화막을 1500~2500Å 두께로 증착하고, 어닐링하고, 화학적 기계적 연마를 수행하는 것을 순차적으로 수행하여 형성된다.
이때 상기 어닐링은 질소 분위기에서 700~1000℃에서 1~2시간 열처리하여 수행된다.
제2 고밀도 플라즈마 산화막은 제2 고밀도 플라즈마 산화막을 2000~6000Å 두께로 증착하고, 어닐링하고, 화학적 기계적 연마를 수행하는 것을 순차적으로 수행하여 형성된다.
이때 상기 어닐링은 질소 분위기에서 800~1500℃에서 30분~2시간 열처리하여 수행된다.
본 발명은 갭필 물질의 응력 (stress)을 수직 방향으로 압축 응력 (compression stress)을 줌으로써 이동도 (mobility)를 증가시킨다. 보통 SOD 산화막을 형성하는 경우 바닥 (bottom) 채널의 채널 방향 (Sxx)에 인장 응력 (tensile stress)이 형성되어 이동도가 개선되지만, 수직 채널의 경우 채널 방향 (Syy)으로 압착 응력이 형성되어 이동도 감소가 발생하게 되어, 결과적으로는 이동도가 상쇄되어 전류의 변화는 크지 않다. 수직 채널의 이동도를 개선하기 위해서는 ISO 구조를 압축력 있게 하는 것이 유리하다.
즉, SOD의 경우는 인장 응력이 형성되어 이동도가 개선되고, HDP의 경우는 SOD와 반대로 압축 응력이 형성되었을 때 이동도가 개선되므로, 본 발명에서 갭필 물질로서 트렌치 하부로부터 SOD → HDP → HDP 로 이루어진 3중 산화막을 형성하게 되면 이동도가 개선된다.
한편, SOD 산화막이나 HDP 등의 물질은 막 증착 후 후속 어닐링 과정에서 경화가 일어난다. 막의 경화시 발생한 응력은 최종 응력에 영향을 주기 때문에 어닐링 온도 및 시간은 매우 중요하다.
또한, SOD 산화막의 막질은 HDP 산화막에 비해 매우 다공성이므로 후속 세정 및 식각 공정에서 제거 속도 (removal rate)가 큰 문제가 된다.
HDP의 경우 CVD 장비에서 SiO2 증착에 일반적으로 사용되는 SiH4/O2 플라즈마를 발생시켜 SiO2 를 증착하게 하고, Ar 이온의 스퍼터링을 이용하여 비등방성 식각 과정을 동시에 발생시켜 증착과 식각을 무한 반복함으로써 갭필 마진을 개선할 수 있다는 장점이 있다.
어닐링은 필드 산화막의 막질을 밀 (dense)하게 해서 보다 안정화된 산화막을 형성하여 평탄화 특성을 개선하는 데에도 중요한 역할을 한다.
본 발명에서는 HDP를 증착시킨 후 어닐링 온도 및 시간을 적절하게 조절함으로써 모트 (moat) 및 EFH (Effective for height) 즉, 액티브와 폭스 센터 사이의 높이를 감소시킬 수 있어 리프레시를 향상시킬 수 있다.
도 1a 내지 도 1h는 본 발명의 반도체 소자의 채널 형성방법을 도시한 단면도이다.
반도체 기판 (10) 상에 패드 산화막 (12)을 형성하고, 패드 산화막 (12) 상부에 STI (Shallow Trench Isolation) 식각시 하드 마스크로 사용되는 패드 질화막 (14)을 형성하고, 그 상부에 감광막 (16)을 도포하였다 (도 1a 참조).
그런 다음, 리소그라피 공정으로 질화막 패턴을 형성한 후, 질화막 패턴을 하드마스크로 반도체 기판 (10)을 식각하여 소자 분리 영역으로 예정된 부위에 트렌치를 형성한다 (도 1b 참조).
그런 다음, 식각된 반도체 기판 (10)의 식각 대미지 (damage)를 제거하기 위하여 열 산화를 수행하여 트렌치 표면에 측벽 산화막 (18)을 형성하고, 이러한 결과물 전면에 제1 라이너 질화막 (22)을 형성하고, 그 전면에 라이너 산화막 (24)을 형성한다 (도 1c 참조).
상기 공정 이후에, 갭필 산화막을 형성하는데, 본 발명에서는 SOD 산화막, 제1 HDP 산화막 및 제2 HDP 산화막의 3중 산화막을 갭필 산화막으로 형성한다.
상기 트렌치 내부에 제1 갭필 산화막으로서 SOD 산화막을 형성하는데, 이때 SOD 막을 증착한 다음 CMP를 수행하고, 습식 식각한 후 어닐링하여, 트렌치 바닥으로부터 20~40%의 깊이 즉, 1000~5000Å 정도의 깊이로 SOD 산화막 (32)을 형성한다 (도 1d 참조).
다음, 상기 결과물 전면에 제2 라이너 질화막 (26)을 형성한다 (도 1e 참조).
다음, 상기 결과물 상부에 제2 갭필 산화막으로서 제1 HDP 산화막을 형성하는데, 이때 제1 HDP 막을 증착한 다음 어닐링하고, CMP를 수행하여 SOD 막 (32) 상부로부터 트렌치 전체 깊이에 대하여 20~40%의 높이 즉, 1500~2500Å로 제1 HDP 산화막 (34)을 형성한다 (도 1f 참조).
다음, 상기 결과물 상부에 제3 갭필 산화막으로서 제2 HDP 산화막을 형성하는데, 이때 제2 HDP 막을 증착한 다음 어닐링하고, CMP를 수행하여 제1 HDP 막 (32) 상부로부터 트렌치 전체 깊이에 대하여 20~40%의 높이 즉, 2000~6000Å로 제2 HDP 산화막 (36)을 형성한다, 이후 반도체 기판 (10) 상부에 남아 있는 라이너 질화막 (26)을 제거하고 반도체 기판 (10)을 노출시킨다 (도 1g 참조).
상기 도 1g에서, 액티브 영역의 윗부분에 노출된 반도체 기판 (10) 상부에 게이트 산화막 (28)을 형성하여 소자 분리막을 형성한다 (도 1h 참조).
본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
이상 설명한 바와 같이, 본 발명은 반도체 소자의 소자분리막 형성시 갭필 산화막으로서 스핀 온 다이일렉트릭 산화막, 제1 고밀도 플라즈마 산화막 및 제2 고밀도 플라즈마 산화막의 3중 산화막을 사용함으로써 액티브 면적을 확보하여 마진 부족으로 발생하는 페일을 개선하고 리프레시를 개선할 수 있어, 궁극적으로는 소자분리막 형성에서 기인하는 소자의 열화를 방지할 수 있다.

Claims (10)

  1. 소자분리 마스크를 이용한 리소그라피 공정으로 반도체 기판 상의 소자 분리 영역으로 예정된 부위에 트렌치를 형성하는 단계와,
    상기 트렌치 표면에 측벽 산화막을 형성하는 단계와,
    상기 트렌치를 포함한 반도체 기판 표면에 제1 라이너 질화막 및 라이너 산화막을 순차적으로 형성하는 단계와,
    상기 트렌치 내부에 스핀 온 다이일렉트릭 산화막을 트렌치 바닥으로부터 트렌치 전체 깊이에 대하여 20~40%의 높이로 형성하는 단계와,
    상기 결과물 전면에 제2 라이너 질화막을 형성하는 단계와,
    상기 트렌치 내부의 스핀 온 다이일렉트릭 산화막 상부에 제1 고밀도 플라즈마 산화막을 스핀 온 다이일렉트릭 산화막 상부로부터 트렌치 전체 깊이에 대하여 20~40%의 높이로 형성하는 단계와,
    상기 트렌치 내부의 제1 고밀도 플라즈마 산화막 상부에 제2 고밀도 플라즈마 산화막을 제1 고밀도 플라즈마 산화막 상부로부터 트렌치 전체 깊이에 대하여 20~40%의 높이로 형성하는 단계와,
    상기 결과물에 대하여 습식 식각 공정을 수행하여 반도체 기판 상부에 남아있는 라이너 질화막을 제거하는 단계를 포함하는 반도체 소자의 소자분리막 형성방법.
  2. 제1항에 있어서,
    상기 트렌치 형성시 식각하는 반도체 기판의 깊이는 500~3200Å인 반도체 소자의 소자분리막 형성방법.
  3. 제1항에 있어서,
    측벽 산화막은 50~150Å, 제1 라이너 질화막은 40~100Å, 라이너 산화막은 40~80Å의 두께로 형성하는 반도체 소자의 소자분리막 형성방법.
  4. 제1항에 있어서,
    스핀 온 다이일렉트릭 산화막은, 스핀 온 다이일렉트릭 산화막을 1000~5000Å 두께로 증착하고, 화학적 기계적 연마를 수행하고, 습식 식각하고, 어닐링하는 것을 순차적으로 수행하여 형성되는 반도체 소자의 소자분리막 형성방법.
  5. 제4항에 있어서,
    상기 어닐링은 질소 분위기에서 700~1000℃에서 20~30초간 열처리하는 것인 반도체 소자의 소자분리막 형성방법.
  6. 제1항에 있어서,
    상기 제2 라이너 질화막의 두께는 20~60Å인 반도체 소자의 소자분리막 형성방법.
  7. 제1항에 있어서,
    제1 고밀도 플라즈마 산화막은 제1 고밀도 플라즈마 산화막을 1500~2500Å 두께로 증착하고, 어닐링하고, 화학적 기계적 연마를 수행하는 것을 순차적으로 수행하여 형성되는 반도체 소자의 소자분리막 형성방법.
  8. 제7항에 있어서,
    상기 어닐링은 질소 분위기에서 700~1000℃에서 1~2시간 열처리하는 것인 반도체 소자의 소자분리막 형성방법.
  9. 제1항에 있어서,
    제2 고밀도 플라즈마 산화막은 제2 고밀도 플라즈마 산화막을 2000~6000Å 두께로 증착하고, 어닐링하고, 화학적 기계적 연마를 수행하는 것을 순차적으로 수행하여 형성되는 반도체 소자의 소자분리막 형성방법.
  10. 제9항에 있어서,
    상기 어닐링은 질소 분위기에서 800~1500℃에서 30분~2시간 열처리하는 것인 반도체 소자의 소자분리막 형성방법.
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* Cited by examiner, † Cited by third party
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