KR100531122B1 - 반도체 소자를 위한 샐로우 트렌치 아이솔레이션 방법 - Google Patents

Abstract

본 발명은 반도체 소자를 위한 샐로우 트렌치 아이솔레이션 방법을 개시한다. 이에 의하면, 실리콘 기판의 아이솔레이션 영역에 트렌치를 형성시키고, 상기 트렌치 내의 노출된 실리콘 기판의 표면에 산화막을 형성시키고, 상기 트렌치에 산화막을 갭 필링시킨다. 그런 다음, 상기 산화막 상에 추가로 산화막을 증착시킴으로써 상기 산화막의 표면에 생성된 보이드를 상기 산화막으로 채워준다.

따라서, 본 발명은 상기 실리콘 기판의 액티브 영역에 트랜지스터를 위한 다결정 실리콘의 게이트를 형성시킬 때 상기 트렌치의 산화막에 다결정 실리콘층의 잔존물이 남는 것을 예방할 수 있다. 그 결과, 본 발명은 샐로우 트렌치 아이솔레이션 공정을 안정화시키므로 트랜지스터의 누설 전류의 증가를 방지할 수 있고 나아가 트랜지스터의 전기적 특성 열화를 방지할 수 있다. 이는 반도체 소자의 신뢰성을 향상시키고 나아가 반도체 소자의 양품 수율을 향상시킬 수 있다.

Description

반도체 소자를 위한 샐로우 트렌치 아이솔레이션 방법{Shallow Trench Isolation Method For Semiconductor Devices}

본 발명은 샐로우 트렌치 아이솔레이션(Shallow Trench Isolation) 방법에 관한 것으로, 더욱 상세하게는 트렌치 내의 평탄화된 산화막에 추가로 산화막을 증착시킴으로써 평탄화된 산화막에서의 보이드(void)를 제거시키도록 한 반도체 소자를 위한 샐로우 트렌치 아이솔레이션 방법에 관한 것이다.

일반적으로, 반도체 소자의 아이솔레이션(Isolation) 기술로는 LOCOS(Local Oxidation of Silicon) 기술이 사용되어 왔다. 이후, LOCOS 기술의 단점을 보완하기 위한 새로운 아이솔레이션 기술들이 활발하게 개발되어 왔고 그 중에서 PBL(Poly Buffer LOCOS), R-LOCOS(Recessed LOCOS) 등의 기술이 널리 사용되어 왔다. 이들 기술들은 공정이 복잡할 뿐만 아니라 실리콘 산화막에 의한 채널 영역의 잠식을 가져오는 새 부리(Bird's Beak) 현상을 근본적으로 방지할 수 없으므로 반도체 소자의 고집적화에 한계가 있다. 더욱이, 실리콘 기판의 액티브 영역과 필드 영역 사이의 표면 단차가 심하게 발생하므로 상기 표면 단차를 줄여주기 위해 후속으로 평탄화 공정이 진행되어야 한다.

최근에는 이러한 점을 개선한 샐로우 트렌치 아이솔레이션(Shallow Trench Isolation: STI) 공정이 도입되기 시작하였다. 상기 샐로우 트렌치 아이솔레이션 공정은 종래의 아이솔레이션 기술에 비하여 소자 분리 특성이 우수하고 점유 면적도 작기 때문에 반도체 소자의 고집적화에 매우 유리하다.

상기 샐로우 트렌치 아이솔레이션 공정은 실리콘 기판의 아이솔레이션 영역에 트렌치를 형성하고 갭 필링(Gap Filling) 공정에 의해 상기 트렌치 내에 산화막을 갭 필링(gap filling)시킨 후 상기 산화막을 화학적 기계적 연마(Chemical Mechanical Polishing: CMP) 공정으로 연마하여 상기 트렌치 내의 산화막과 실리콘 기판을 평탄화시킨다. 따라서, 실리콘 기판의 아이솔레이션 영역의 트렌치 내에만 산화막이 형성될 수 있다.

상기 트렌치를 갭 필링하는 산화막으로는 갭 필링 특성과 평탄화 특성이 양호한 O₃-TEOS(Tetra-Ethyl-Ortho-Silicate) 상압 화학 기상 증착(Atmospheric Pressure Chemical Vapor Deposition: APCVD) 공정이나 서브 상압 화학 기상 증착(Subatmospheric Pressure Chemical Vapor Deposition: SACVD) 공정을 이용한 산화막이거나, 고밀도 플라즈마 화학 기상 증착(High Density Plasma Chemical Vapor Deposition: HDP CVD) 공정이나 플라즈마 강화 화학 기상 증착(plasm enhanced chemical vapor deposition: PECVD) 공정을 이용한 산화막이 주로 사용되고 있다.

한편, 종래의 샐로우 트렌치 아이솔레이션 공정은 도 1a 내지 도 1d에 도시된 바와 같이 이루어진다. 즉, 도 1a에 도시된 바와 같이, 먼저, 단결정 실리콘 기판(10)과 같은 반도체 기판의 일면, 예를 들어 전면(前面) 상에 희생막으로서 산화막(11)을 형성시키고, 그 위에 하드 마스크층으로서 질화막(13)을 적층시킨다. 그런 다음, 사진식각공정을 이용하여 상기 실리콘 기판(10)의 아이솔레이션 영역에 상기 질화막(13) 및 상기 산화막(11)의 개구부(14)를 형성시킴으로써 상기 아이솔레이션 영역의 실리콘 기판(10)을 노출시킨다. 이어서, 상기 질화막(13)을 식각 마스크층으로 이용하여 상기 개구부(14) 내의 노출된 실리콘 기판(10)을 3000Å 정도의 깊이만큼 식각시킴으로써 상기 실리콘 기판(10)의 아이솔레이션 영역에 트렌치(15)를 형성시킨다. 이후, 열 산화 공정을 이용하여 상기 트렌치(15) 내의 노출된 실리콘 기판(10)의 식각면에 산화막(17)을 수 백 Å 정도의 두께로 성장시킨다.

도 1b에 도시된 바와 같이, 그 다음에, 상기 트렌치(15)의 내부와 함께 상기 질화막(13) 상에 갭 필링용 절연막, 예를 들어 산화막(19)을 두껍게 적층시킴으로써 상기 트렌치(15) 내에 상기 산화막(19)을 채운다.

도 1c에 도시된 바와 같이, 이어서, 상기 산화막(19) 내의 불순물을 제거시키기 위해 상기 산화막(19)을 임의의 두께만큼 식각시킨 후 고온 열처리공정에 의해 상기 트렌치(15) 내의 산화막(19)을 치밀화시킨다. 그런 다음, 화학적 기계적 연마 공정(Chemical Mechanical Polishing: CMP)을 이용하여 상기 산화막(19)을 상기 질화막(13)에 평탄화시킴으로써 상기 트렌치(15) 외측의 질화막(13)에 있던 산화막(19)을 모두 제거시키고 상기 트렌치(15)에만 상기 산화막(19)을 남긴다.

도 1d에 도시된 바와 같이, 마지막으로, 상기 산화막(19)의 표면을 낮추기 위해 상기 산화막(19)을 불산 용액으로 일정 두께만큼 습식 식각시키고 상기 질화막(13)을 인산 용액으로 식각시킴으로써 상기 질화막(13) 아래의 산화막(11)을 노출시킨다. 그 다음에 상기 산화막(11)을 불산 용액으로 식각시켜 그 아래의 실리콘 기판(10)의 액티브 영역을 노출시킨다.

따라서, 상기 샐로우 트렌치 아이솔레이션 공정이 완료되고 나면, 상기 실리콘 기판(10)의 액티브 영역에 도시되지 않은 게이트(G)와 소스/드레인(S/D) 등을 형성할 수가 있다.

그런데, 종래에는 샐로우 트렌치 아이솔레이션 공정을 완료하고 나면, 상기 화학적 기계적 연마 공정에 사용된 약액(chemical)의 영향에 의해 상기 트렌치(15) 내의 산화막(19)의 표면에 도 1c에 도시된 바와 같이, 보이드(void)(20)가 생성되기 쉽다.

그러나, 종래에는 상기 보이드(20)를 산화막으로 채우는 공정을 진행하지 않고 상기 질화막(13)과 상기 산화막(11)을 제거시키는 공정을 진행하기 때문에 상기 트렌치(15) 내의 산화막(19)의 표면에는 도 1d에 도시된 바와 같이, 보이드(void)(20)가 여전히 남아있다.

이러한 상태에서 상기 산화막(19)과 함께 상기 실리콘 기판(10)의 액티브 영역 상에 다결정 실리콘층(도시 안됨)을 증착시킨 후 상기 다결정 실리콘층을 게이트 전극의 패턴으로 상기 액티브 영역 상에 형성시키고 나면, 상기 보이드(20)에 상기 다결정 실리콘층의 잔존물이 발생하기 쉽다. 이는 상기 다결정 실리콘층의 잔존물이 인접한 트랜지스터의 전기적인 단락을 가져온다. 그 결과, 상기 트렌치(15) 내의 산화막(19)이 절연막으로서 충분히 역할을 하지 못하고 트랜지스터의 누설 전류가 증가하므로 반도체 소자의 전기적 특성이 악화되고 나아가 반도체 소자의 양품 수율이 저하된다.

따라서, 본 발명의 목적은 트렌치 내의 산화막에 다결정 실리콘층의 잔존물이 남는 것을 방지하는데 있다.

본 발명의 다른 목적은 트렌치 내에 절연막의 갭 필링 능력을 향상시키는데 있다.

본 발명의 또 다른 목적은 트렌치 내의 절연막에 남은 다결정 실리콘층의 잔존물에 의한 반도체 소자의 누설 전류 증가를 억제시킴으로써 반도체 소자의 수율 저하를 억제시키는데 있다.

본 발명의 또 다른 목적은 반도체 소자의 샐로우 트렌치 아이솔레이션 공정을 안정화시키는데 있다.

이와 같은 목적을 달성하기 위한 본 발명에 의한 반도체 소자를 위한 샐로우 트렌치 아이솔레이션 방법은반도체 기판의 아이솔레이션 영역에 원하는 깊이의 트렌치를 형성시키는 단계; 상기 트렌치 내에 산화막을 채우는 단계; 상기 산화막을 평탄화시키는 단계; 및 상기 평탄화된 산화막에 생성된 보이드를 제거시키기 위해 상기 산화막 상에 수소가스와 산소가스의 혼합가스를 이용한 열처리공정에 의해 산화막을 추가로 증착시키는 단계를 포함하는 것을 특징으로 한다.

삭제

바람직하게는, 상기 산화막을 추가로 증착시키는 단계는 상기 산화막을 수소가스와 산소가스의 혼합가스를 이용한 열처리공정에 의해 증착시킬 수 있다. 또한, 상기 열처리공정을 700℃~1000℃의 온도에서 100~200초 동안 진행시키는 것이 바람직하다. 또한, 상기 수소가스와 산소가스를 2:3의 비율로 혼합한 혼합가스를 사용하는 것이 바람직하다.

이하, 본 발명에 의한 반도체 소자를 위한 샐로우 트렌치 아이솔레이션 방법을 첨부된 도면을 참조하여 상세히 설명하기로 한다. 종래의 부분과 동일 구성 및 동일 작용의 부분에는 동일 부호를 부여한다.

도 2a 내지 도 2d는 본 발명에 의한 반도체 소자를 위한 샐로우 트렌치 아이솔레이션 방법을 나타낸 단면 공정도이다.

도 2a를 참조하면, 먼저, 단결정 실리콘 기판(10)과 같은 반도체 기판의 전면(前面) 상에 고온 열 산화 공정에 의해 희생막으로서 산화막(11)을 40Å∼150Å의 두께로 성장시키고 나서 예를 들어 저압 화학 기상 증착 공정을 이용하여 상기 산화막(11) 상에 질화막(13)을 600∼1500Å의 두께로 적층시킨다. 여기서, 상기 산화막(11)은 상기 실리콘 기판(10)과 질화막(13)의 스트레스를 완화시켜주기 위한 것이고, 상기 질화막(13)은 트렌치(15)의 형성 때 식각 마스크층으로서 사용되며 후속의 화학적 기계적 연마(CMP) 공정에서 식각 정지막의 역할도 담당한다.

그런 다음, 사진식각공정을 이용하여 상기 실리콘 기판(10)의 아이솔레이션 영역에 상기 질화막(13) 및 상기 산화막(11)의 개구부(14)를 형성시킨다. 이어서, 상기 질화막(13)을 식각 마스크층으로 이용하여 상기 개구부(14) 내의 노출된 실리콘 기판(10)을 3000Å 정도의 얕은 깊이만큼 식각시킴으로써 상기 실리콘 기판(10)의 아이솔레이션 영역에 트렌치(15)를 형성시킨다. 이때, 식각공정으로는 이방성 식각 특성을 갖는 반응성 이온 식각 공정이 주로 사용된다.

이후, 열 산화 공정을 이용하여 상기 트렌치(15) 내의 노출된 실리콘 기판(10)의 식각면에 산화막(17)을 예를 들어 900~1000℃의 온도에서 100∼150Å의 두께로 성장시킨다. 이는 상기 트렌치(15) 내의 노출된 식각면에 생성된 결함을 치유시킴으로써 상기 트렌치(15) 내에 채워질 절연막의 아이솔레이션 특성을 향상시켜주기 위함이다.

도 2b를 참조하면, 그 다음에, 상압 화학 기상 증착 공정(APCVD)이나 서브 상압 화학 기상 증착(SACVD) 공정을 이용하여 O₃-TEOS 산화막과 같은 산화막(19)을 두껍게 적층시킴으로써 상기 트렌치(15) 내에 상기 산화막(19)을 채운다. 한편, 상기 상압 화학 기상 증착(APCVD) 공정이나 상기 서브 상압 화학 기상 증착(SACVD) 공정 대신에 플라즈마 강화 화학 기상 증착(PECVD) 공정이나 고밀도 플라즈마 화학 기상 증착(HDPCVD) 공정을 이용하여 고밀도 산화막과 같은 산화막(19)을 적층하는 것도 가능하다.

도 2c를 참조하면, 이어서, 상기 산화막(19)을 임의의 두께만큼 식각시킴으로써 상기 산화막(19) 내의 불순물을 제거시킨다. 이후, 상기 트렌치(15) 내의 산화막(19)을 예를 들어, 1000℃ 정도의 고온에서 열처리공정에 의해 치밀화시킨다.

그런 다음, 화학적 기계적 연마 공정을 이용하여 상기 산화막(19)을 상기 질화막(13)에 평탄화시킴으로써 상기 트렌치(15) 외측의 질화막(13)에 있던 산화막(19)을 모두 제거시키고 상기 트렌치(15)에만 상기 산화막(19)을 남긴다. 이때, 상기 산화막(19)의 표면에 보이드(30)가 형성되기 쉽다.

도 2d를 참조하면, 이후, 수소(H₂) 가스와 산소(O₂) 가스의 혼합 가스를 이용하여 열처리공정에 의해 상기 산화막(19) 상에 산화막(31)을 증착시킨다. 이때, 열처리공정을 700℃~1000℃의 고온에서 100~200초 동안 진행하는 것이 바람직하다. 또한 처리조건에 달라질 수 있지만 수소(H₂) 가스와 산소(O₂) 가스를 2:3의 비율로 혼합하는 것이 바람직하다. 이는 상기 산화막(19)의 보이드(30)에 상기 산화막(31)을 채움으로써 후속의 게이트 형성 공정에서 상기 보이드(30)에 다결정실리콘층이 잔존하는 것을 예방하기 위함이다. 따라서, 본 발명은 상기 실리콘 기판의 액티브 영역에 형성될 트랜지스터의 누설 전류 증가를 억제시키므로 트랜지스터의 전기적 특성 악화를 방지하고 나아가 반도체 소자의 양품 수율을 향상시킬 수 있다.

도 2e를 참조하면, 마지막으로 상기 산화막(19)의 표면을 낮추기 위해 상기 산화막(19)을 불산 용액으로 일정 두께만큼 습식 식각시키고 나서 상기 질화막(13)을 인산 용액으로 식각시킴으로써 상기 질화막(13) 아래의 산화막(11)을 노출시킨다. 그 다음에 상기 산화막(11)을 불산 용액으로 식각시켜 상기 실리콘 기판(10)의 액티브 영역을 노출시키고 상기 실리콘 기판(10)의 트렌치(15)에만 산화막(19)을 남김으로써 본 발명의 샐로우 트렌치 아이솔레이션 공정을 완료한다.

따라서, 본 발명은 실리콘 기판의 트렌치 내의 산화막을 화학적 기계적 연마 공정에 의해 평탄화시킨 후 상기 트렌치 내의 산화막에 추가로 산화막을 증착시킨다. 그러므로, 본 발명은 상기 화학적 기계적 연마 공정에 의해 상기 트렌치 내의 산화막의 표면에 생성된 보이드를 추가로 증착된 산화막으로 채울 수가 있다. 그 결과, 상기 실리콘 기판의 액티브 영역에 트랜지스터를 위한 다결정 실리콘층의 게이트 전극을 형성시킬 때 상기 트렌치 내의 산화막에 다결정 실리콘층의 잔존물을 남기지 않는다.

따라서, 본 발명은 상기 트렌치에 산화막의 갭 필링 능력을 향상시킬 수 있으므로 샐로우 트렌치 아이솔레이션 공정을 안정화시킬 수가 있고, 트랜지스터의 누설 전류를 저하시켜 트랜지스터의 전기적 특성을 향상시킬 수가 있다. 따라서, 본 발명은 반도체 소자의 신뢰성을 향상시키고 나아가 반도체 소자의 양품 수율을 향상시킬 수 있다.

이상에서 상세히 설명한 바와 같이, 본 발명에 의한 반도체 소자를 위한 샐로우 트렌치 아이솔레이션 방법은 실리콘 기판의 아이솔레이션 영역에 트렌치를 형성시키고, 상기 트렌치 내의 노출된 실리콘 기판의 표면에 산화막을 형성시키고, 상기 트렌치에 산화막을 갭 필링시킨다. 그런 다음, 상기 산화막 상에 추가로 산화막을 증착시킴으로써 상기 산화막의 표면에 생성된 보이드를 상기 산화막으로 채워준다.

따라서, 본 발명은 상기 실리콘 기판의 액티브 영역에 트랜지스터를 위한 다결정 실리콘의 게이트를 형성시킬 때 상기 트렌치의 산화막에 다결정 실리콘층의 잔존물이 남는 것을 예방할 수 있다. 그 결과, 본 발명은 샐로우 트렌치 아이솔레이션 공정을 안정화시키므로 트랜지스터의 누설 전류의 증가를 방지할 수 있고 나아가 트랜지스터의 전기적 특성 열화를 방지할 수 있다. 이는 반도체 소자의 신뢰성을 향상시키고 나아가 반도체 소자의 양품 수율을 향상시킬 수 있다.

한편, 본 발명은 도시된 도면과 상세한 설명에 기술된 내용에 한정하지 않으며 본 발명의 사상을 벗어나지 않는 범위 내에서 다양한 형태의 변형도 가능함은 이 분야에 통상의 지식을 가진 자에게는 자명한 사실이다.

도 1a 내지 도 1d는 종래의 샐로우 트렌치 아이솔레이션(Shallow Trench Isolation) 방법을 나타낸 단면 공정도.

도 2a 내지 도 2e는 본 발명에 의한 반도체 소자를 위한 샐로우 트렌치 아이솔레이션 방법을 나타낸 단면 공정도.

Claims (5)

1. 반도체 기판의 아이솔레이션 영역에 원하는 깊이의 트렌치를 형성시키는 단계;

   상기 트렌치 내에 산화막을 채우는 단계;

   상기 산화막을 평탄화시키는 단계; 및

   상기 평탄화된 산화막에 생성된 보이드를 제거시키기 위해 상기 산화막 상에 수소가스와 산소가스의 혼합가스를 이용한 열처리공정에 의해 산화막을 추가로 증착시키는 단계를 포함하는 반도체 소자를 위한 샐로우 트렌치 아이솔레이션 방법.
2. 삭제
3. 제 2 항에 있어서, 상기 열처리공정을 700℃~1000℃의 온도에서 진행시키는 것을 특징으로 하는 반도체 소자를 위한 샐로우 트렌치 아이솔레이션 방법.
4. 제 3 항에 있어서, 상기 열처리공정을 100~200초 동안 진행시키는 것을 특징으로 하는 반도체 소자를 위한 샐로우 트렌치 아이솔레이션 방법.
5. 제 2 항 내지 제 4 항 중 하나에 있어서, 상기 수소가스와 산소가스를 2:3의 비율로 혼합한 혼합가스를 사용하는 것을 특징으로 하는 반도체 소자를 위한 샐로우 트렌치 아이솔레이션 방법.