KR20050003061A - 반사방지막을 이용한 반도체 소자의 트렌치 소자분리막형성방법 - Google Patents

반사방지막을 이용한 반도체 소자의 트렌치 소자분리막형성방법 Download PDF

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Abstract

본 발명은 반도체 소자의 제조방법에 관한 것으로 특히, BARC를 이용하여 고 종횡비(High Aspect Ratio)를 갖는 트렌치를 보이드(void) 없이 매립할 수 있는 트렌치 소자분리막 형성방법에 관한 것이다. 이를 위한 본 발명은, 활성영역과 필드영역을 정의하는 트렌치 소자분리막 형성방법에 있어서, 기판 상에 패드질화막을 형성하고 이를 이용하여 상기 기판에 트렌치를 형성하는 단계; 상기 트렌치를 매립하지 않는 두께를 갖는 제 1 HDP 산화막을 전체구조 상에 형성하는 단계; 활성영역 상에 형성된 상기 제 1 HDP 산화막은 노출시키고, 상기 트렌치 내부에 형성된 상기 제 1 HDP 산화막은 덮는 정도의 두께를 갖는 BARC를 전체구조 상에 코팅하는 단계; 활성영역 상에 형성된 상기 제 1 HDP 산화막만을 제거하는 단계; 상기 BARC를 제거하는 단계; 전체 구조상에 제 2 HDP 산화막을 증착하는 단계; 및 상기 패드질화막이 노출될 때까지 화학기계연마를 수행하여 표면을 평탄화하는 단계를 포함하여 이루어진다.

Description

반사방지막을 이용한 반도체 소자의 트렌치 소자분리막 형성방법{FABRICATING METHOD FOR TRENCH ISOALTION LAYER USING BOTTOM ANTI REFLECTION COATING}
본 발명은 반도체 소자의 트렌치 소자분리막 형성방법에 관한 것으로 특히, BARC를 이용하여 고 종횡비(High Aspect Ratio)를 갖는 트렌치를 보이드(void) 없이 매립할 수 있는 트렌치 소자분리막 형성방법에 관한 것이다.
반도체 소자를 제조하는 경우, 소자를 전기적으로 분리시키기 위하여 소자분리막을 형성한다. 이러한 소자분리막을 형성하는 방법으로는 통상적으로 열산화막을 이용한 국부적 산화방법(Local Oxidation of Silicon : LOCOS)과 집적도에 유리한 트렌치(trench) 구조를 이용한 얕은 트렌치 소자분리막 형성방법(Shallow Trench Isolation : STI)이 많이 적용되고 있다.
그 중에서 열산화막 등을 이용한 로코스(LOCOS) 기법은, 반도체 소자의 디자인 룰(design rule)의 감소에 따른 필드 산화막의 열화와 같은 공정의 불안정 요인과, 버즈비크(bird's beak)에 따른 활성영역의 감소와 같은 문제점을 갖고 있기 때문에 이를 해결할 수 있는 소자분리 기술에 요구되었다.
이에 따라 대두된 기술이 얕은 트렌치 소자분리 기법(Shallow Trench Isolation : 이하, STI)이다. STI 기법은 반도체 기판에 트렌치를 형성하고, 트렌치 내부를 절연막으로 매립(gap-fill)함으로써 활성영역과 필드영역을 정의하는 소자분리 기법으로, 이러한 STI 기법은 초고집적 반도체 소자 제조 공정에의 적용이 유망한 기술이다.
디램 메모리 소자 제조공정 중에서 이러한 STI 공정은 게이트 전극 형성공정과 더불어 트랜지스터의 전기적 특성에 매우 많은 영향을 끼치는 공정이기 때문에 궁극적으로 디램 소자의 성능을 좌우하는 중요한 요소 중의 하나라고 알려져 있다.
도1a 내지 도1f를 참조하여 종래의 STI 형성공정을 설명하면 다음과 같다.
먼저, 도1a에 도시된 바와같이 반도체 기판(10) 상에 패드산화막(미도시)과 패드질화막(11) 및 패드감광막(12)을 차례로 형성한 다음, 패드감광막(12)을 패터닝하여 소자분리막이 형성될 영역의 패드질화막(12)을 노출시킨다. 다음으로 패터닝된 패드감광막(12)을 마스크로 하는 식각공정을 진행하여 상기 패드질화막(11)의 일정부분을 제거하여 반도체 기판(10)을 노출시킨다.
이어서 패드감광막(12)을 제거한 후, 도1b에 도시된 바와같이 패드질화막 (12)을 식각마스크로 하는 식각공정을 통해 상기 반도체 기판(10)을 일정두께 식각하여 소자분리막이 매립될 트렌치(13)를 형성한다.
이어서, 도1c에 도시된 바와같이 트렌치 측벽과 바닥의 실리콘 기판을 보호하기 위한 목적으로 일정두께의 실리콘 기판을 열산화법을 이용하여 산화시켜 트렌치의 표면을 따라 측벽산화막(14)을 형성한다.
이어서, 측벽산화막(14) 상에 다시 일정두께의 얇은 라이너 질화막(15)을 화학기상증착(Chemical Vapor Deposition)법을 이용해 증착한다. 다음으로 라이너 질화막(15) 상에 다시 얇은 두께의 라이너 산화막(미도시)을 CVD 법으로 증착할 수도 있다.
이와같이 라이너 질화막을 사용하게 되면, 실리콘 기판에 응집된 스트레스가 감소하고, 소자 분리막에서 실리콘 기판으로의 도판트(dopant)들의 확산작용이 억제되는 등의 효과를 얻을 수 있어, 결국 소자의 리프레쉬 특성이 향상되는 것으로 알려져 있다.
다음으로 도1d에 도시된 바와같이 HDP(High Density Plasma) 산화막과 같이 매립특성이 좋은 소자분리막(16)으로 트렌치를 매립한다. 이때, 소자분리막은 5500Å 정도의 두께를 갖는다.
다음으로 평탄화를 위한 화학기계연마(Chemical Mechanical Polishing : CMP)를 수행하면 하면 도1e에 도시된 바와같은 구조가 완성된다.
이어서, 패드질화막(11)을 제거하기 위해 인산용액 등을 이용한 습식식각 공정을 진행하여 패드질화막(11)을 제거하면, 도1f에 도시된 바와같은 트렌치 소자분리막이 완성된다.
하지만 현재, 트렌치 매립물질로 사용되고 있는 HDP 산화막의 경우, 점차로 그 매립한계에 다다르고 있다. 이는 매립하고자 하는 셀 사이즈의 감소 및 트렌치 깊이의 증가에 따른 고 종횡비(Aspect Ratio)에 기인한다.
이와같이 HDP 산화막을 이용한 매립방법이 한계에 다다르게 됨에 따라, 좁은트렌치를 갭필하는 공정에서 보이드(void)가 발생하고 있으며, 이러한 보이드는 다음과 같은 문제를 야기하고 있다.
즉, 후속 폴리실리콘 증착시 단차피복성(stepcoverage)이 좋은 폴리실리콘이 보이드 사이에 채워져서 게이트 라인 간에 브리지(bridge)를 유발하고 있다.
또한, HDP 산화막의 갭필 능력을 향상시키기 위하여 바이어스 파워(bias power)를 높여서(즉, 스퍼터링 식각률을 증가시킴) HDP 산화막을 증착할 경우에는 라이너 질화막()이 들떠버리는 리프팅 현상이 일어나기 때문에 갭필능력과 하지막의 리프팅 특성을 동시에 만족하기 위해서는 현재의 장비로는 한계가 있다.
본 발명은 상기한 종래의 문제점을 해결하기 위한 것으로, 반사방지막을 이용하여 HDP 산화막을 2단계로 증착함으로써, 고 종횡비를 갖는 트렌치를 보이드 없이 매립할 수 있는 반도체 소자의 트렌치 소자분리막 형성방법을 제공함을 그 목적으로 한다.
도1a 내지 도1f는 종래기술에 따른 트렌치 소자분리막 형성방법을 도시한 공정단면도,
도2는 종래기술에 따라 형성된 트렌치 소자분리막에서 장축 패턴 사이에 보이드로 인해 브리지가 발생한 모습을 보인 이미지,
도3a 내지 도3i는 본 발명의 일실시예에 따른 트렌치 소자분리막 형성방법을 도시한 공정단면도.
*도면의 주요부분에 대한 부호의 설명*
20 : 기판
21 : 패드질화막
22 ; 패드감광막
23 : 트렌치
24 : 측벽산화막
25 : 라이너 산화막
26 : 제 1 HDP 산화막
27 : Bottom ARC(BARC)
28 : 제 2 HDP 산화막
상기한 목적을 달성하기 위한 본 발명은, 활성영역과 필드영역을 정의하는 트렌치 소자분리막 형성방법에 있어서, 기판 상에 패드질화막을 형성하고 이를 이용하여 상기 기판에 트렌치를 형성하는 단계; 상기 트렌치를 매립하지 않는 두께를갖는 제 1 HDP 산화막을 전체구조 상에 형성하는 단계; 활성영역 상에 형성된 상기 제 1 HDP 산화막은 노출시키고, 상기 트렌치 내부에 형성된 상기 제 1 HDP 산화막은 덮는 정도의 두께를 갖는 BARC를 전체구조 상에 코팅하는 단계; 활성영역 상에 형성된 상기 제 1 HDP 산화막만을 제거하는 단계; 상기 BARC를 제거하는 단계; 전체 구조상에 제 2 HDP 산화막을 증착하는 단계; 및 상기 패드질화막이 노출될 때까지 화학기계연마를 수행하여 표면을 평탄화하는 단계를 포함하여 이루어진다.
종래기술에서 설명한 갭필능력을 향상시켜 주기 위하여, 새로운 옥사이드 산화막(SOG/BPSG) 등을 사용하는 방법도 제안되었으나, 이 방법에서는 열처리등의 추가 공정이 필요하고 또한 새로운 물질을 사용함에 따른 물성검증이 필요하다.
또한, 새로운 물질을 사용하지 않고 SOG 막을 코팅한 후, 화학기계연마하여 평탄화 시킨후, HDP 산화막을 형성하는 갭필 방법도 시도되고 있으나, 이 방법은 화학기계연마의 균일도 및 패턴 손상에 대한 제어가 어려운 단점이 있다.
이에, 본 발명에서는 반사방지막을 이용하여 HDP 산화막을 2 단계로 증착하여 줌으로써 고 종횡비를 갖는 트렌치를 보이드 없이 매립하였다.
즉, 본 발명에서는 BARC를 이용하여 HDP 산화막을 2 단계로 증착함으로써 갭필특성을 향상시켰다. 즉, 먼저 제 1 단계로 제 1 HDP 산화막을 얕게 증착한 후, BARC를 코팅한다. 이때, 패턴의 꼭대기에 형성된 제 1 HDP 산화막은 노출시키고, 트렌치의 바닥에 형성된 제 1 HDP 산화막은 덮을 정도로, BARC의 코팅두께를 설정한다. 다음으로 패턴의 꼭대기에 형성된 제 1 HDP 산화막을 제거하여 종횡비를 감소시킨후 BARC를 제거한다. 다음으로 제 2 HDP 산화막을 증착하여 갭필능력을 향상시킨 발명이다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명한다.
도3a 내지 도3i는 본 발명의 일실시예에 따른 트렌치 소자분리막 형성공정을 도시한 공정단면도로서 이를 참조하여 설명한다.
먼저 라이너 질화막을 증착하기까지의 공정은 종래기술과 동일하다. 즉, 도3a에 도시된 바와같이 반도체 기판(20) 상에 패드질화막(21) 및 패드감광막(22)을 차례로 형성한 다음, 패드감광막(22)을 패터닝하여 소자분리막이 형성될 영역의 패드질화막(22)을 노출시킨다.
다음으로 패터닝된 패드감광막(22)을 마스크로 하는 식각공정을 진행하여 상기 패드질화막(21)의 일정부분을 제거하여 반도체 기판(20)을 노출시킨다.
이어서 패드감광막(22)을 제거한 후, 도3b에 도시된 바와같이 패드질화막(22)을 식각마스크로 하는 식각공정을 통해 상기 반도체 기판(20)을 일정두께 식각하여 소자분리막이 매립될 트렌치(23)를 형성한다.
이어서, 도3c에 도시된 바와같이 트렌치 측벽과 바닥의 실리콘 기판을 보호하기 위한 목적으로 일정두께의 실리콘 기판을 열산화법을 이용하여 산화시켜 트렌치의 표면을 따라 측벽산화막(24)을 형성한다.
이어서, 측벽산화막(24) 상에 다시 일정두께의 얇은 라이너 질화막(25)을 화학기상증착(Chemical Vapor Deposition)법을 이용해 증착한다. 다음으로 라이너 질화막(25) 상에 다시 얇은 두께의 라이너 산화막(미도시)을 CVD 법으로 증착할 수도 있다.
이와같이 라이너 질화막을 사용하게 되면, 실리콘 기판에 응집된 스트레스가 감소하고, 소자 분리막에서 실리콘 기판으로의 도판트(dopant)들의 확산작용이 억제되는 등의 효과를 얻을 수 있어, 결국 소자의 리프레쉬 특성이 향상되는 것으로 알려져 있다.
다음으로 도3d에 도시된 바와같이 제 1 HDP 산화막(26)을 1000 ∼ 2000Å 정도의 두께로 증착한다. 이와같이 제 1 HDP 산화막(26)은 얕은 두께를 가지므로 트렌치 바닥을 충분히 매립할 수 있으며, 또한 패드질화막(21) 상에도 제 1 HDP 산화막(26)이 형성되어 있다.
다음으로 도3e에 도시된 바와같이 플로우(flow) 특성이 우수한 반사방지막(Bottom ARC : BARC)(27)을 일정두께 코팅한다. 이때, 코팅되는 BARC(27)의 두께는, 패드질화막(21) 상에 형성된 제 1 HDP 산화막(26)은 노출시키고, 트렌치의 바닥에 형성된 제 1 HDP 산화막(26)은 덮는 정도로 설정한다.
이러한 BARC(27)은 후속 습식식각공정에서 트렌치 바닥에 형성된 제 1 HDP 산화막을 보호하는 역할을 한다.
다음으로 도3f에 도시된 바와같이 습식식각 공정을 진행하여 패드질화막(21)상에 형성된 제 1 HDP 산화막(26)을 제거한다. 이때, 트렌치 바닥에 형성된 제 1 HDP 산화막(26)은 BARC(27)가 보호해 주고 있으므로 제거되지 않는다.
결국, 이러한 습식식각공정을 통해 패턴의 입구부에 형성된 제 1 HDP 산화막(26)이 제거되어 후속 갭필 공정을 용이하게 하며, 동시에 트렌치 바닥에는 제 1 HDP 산화막(26)이 잔존하고 있으므로 종횡비도 낮아지게 된다.
다음으로 도3g에 도시된 바와같이 BARC(27)를 제거한 이후에 전체 구조상에 제 2 HDP 산화막(28)이 증착된다. 이때, 증착되는 제 2 HDP 산화막(28)의 두께는 3000 ∼ 5000Å 정도로 설정한다.
제 2 HDP 산화막(28)이 증착될 때에는, 패턴의 입구부에 형성된 제 1 HDP 산화막은 이미 제거되어 있으며 또한, 트렌치의 바닥에는 제 1 HDP 산화막이 잔존하고 있으므로(종횡비 감소) 보이드 없는 트렌치 매립이 가능하다.
다음으로 도3h에 도시된 바와같이 화학기계연마(CMP)공정을 적용하여 표면을 평탄화 한 후, 도3i에 도시된 바와같이 인산용액 등을 이용한 습식식각으로 패드질화막(21)을 제거하면, 본 발명의 일실시예에 따른 트렌치 소자분리막이 완성된다.
이상과 같은 본 발명에 따르면 새로운 물질의 적용없이 기 사용중인 HDP 산화막을 이용하여 고 종횡비를 갖는 트렌치를 보이드 없이 매립가능할 뿐만 아니라, 바이어스 파워를 증가시키지 않아도 되므로, 하부 라이너 질화막이 리프팅되는 것도 방지할 수 있다.
이상에서 설명한 바와 같이 본 발명은 전술한 실시예 및 첨부된 도면에 의해한정되는 것이 아니고, 본 발명이 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함이 본 발명이 속하는 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.
본 발명을 반도체 소자의 제조에 적용하면, 물질 변경없이 고 종횡비를 갖는 트렌치를 기 사용중인 HDP 산화막을 매립할 수 있으며, 또한, 라이너 질화막의 리프팅없이도 좁은 트렌치를 보이드 없이 매립할 수 있다.

Claims (4)

  1. 활성영역과 필드영역을 정의하는 트렌치 소자분리막 형성방법에 있어서,
    기판 상에 패드질화막을 형성하고 이를 이용하여 상기 기판에 트렌치를 형성하는 단계;
    상기 트렌치를 매립하지 않는 두께를 갖는 제 1 HDP 산화막을 전체구조 상에 형성하는 단계;
    활성영역 상에 형성된 상기 제 1 HDP 산화막은 노출시키고, 상기 트렌치 내부에 형성된 상기 제 1 HDP 산화막은 덮는 정도의 두께를 갖는 BARC를 전체구조 상에 코팅하는 단계;
    활성영역 상에 형성된 상기 제 1 HDP 산화막만을 제거하는 단계;
    상기 BARC를 제거하는 단계;
    전체 구조상에 제 2 HDP 산화막을 증착하는 단계; 및
    상기 패드질화막이 노출될 때까지 화학기계연마를 수행하여 표면을 평탄화하는 단계
    를 포함하는 반도체 소자의 트렌치 소자분리막 형성방법.
  2. 제 1 항에 있어서,
    상기 제 1 HDP 산화막은 1000 ∼ 2000Å 의 두께를 갖는 것을 특징으로 하는반도체 소자의 트렌치 소자분리막 형성방법.
  3. 제 2 항에 있어서,
    상기 제 2 HDP 산화막은 3000 ∼ 5000Å 의 두께를 갖는 것을 특징으로 하는 반도체 소자의 트렌치 소자분리막 형성방법.
  4. 제 1 항에 있어서,
    상기 트렌치를 형성하는 단계는,
    기판 상에 버퍼산화막 및 패드질화막을 차례로 형성하는 단계;
    소자분리 마스크 공정 및 식각 공정을 통해 상기 버퍼산화막 및 상기 패드질화막을 패터닝하고 상기 기판에 트렌치를 형성하는 단계; 및
    상기 트렌치 내벽에 라이너 질화막과 라이너 산화막을 형성하는 단계
    를 더 포함하는 반도체 소자의 트렌치 소자분리막 형성방법.
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