KR20050069519A - 반도체 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 제조 방법을 개시한다. 이에 의하면, 샐로우 트렌치 아이솔레이션 공정을 이용하여 반도체 기판의 필드 영역의 트렌치에 소자 분리막을 형성하고, 상기 반도체 기판 상에 산화막을 적층함으로써 상기 트렌치의 상측 모서리부의 디벗을 매립시키고, 사진식각공정을 이용하여 상기 반도체 기판의 액티브 영역의 게이트 절연막 형성 영역 상의 산화막을 제거시킴으로써 상기 액티브 영역의 게이트 절연막 형성 영역을 노출시키고, 상기 액티브 영역의 게이트 절연막 형성 영역 상에 게이트 절연막을 형성하고, 상기 게이트 절연막 상에 게이트 전극을 형성한다.
따라서, 본 발명은 상기 반도체 기판의 액티브 영역 상에 상기 게이트 절연막을 균일한 두께로 형성시키므로 반도체 소자의 문턱전압 저하를 방지할 수 있다. 따라서, 본 발명은 반도체 소자의 오동작, 누설전류 증가 등과 같은 전기적인 특성을 향상시키고 나아가 반도체 소자의 수율을 향상시킬 수가 있다.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 더욱 상세하게는 트렌치의 경계면에서 게이트 절연막이 얇게 형성되는 것을 방지함으로써 반도체 소자의 전기적인 특성을 향상시키도록 한 반도체 소자의 제조 방법에 관한 것이다.
일반적으로, 반도체 소자의 아이솔레이션(Isolation) 기술로는 질화막을 이용한 LOCOS(Local Oxidation of Silicon) 기술이 사용되어 왔다. LOCOS 기술의 단점을 보완하기 위한 새로운 아이솔레이션 기술들이 활발하게 개발되어 왔고 그 중에서 PBL(Poly Buffer LOCOS), R-LOCOS(Recessed LOCOS) 등의 기술이 널리 사용되어 왔다. 이들 기술들은 공정이 복잡하고 실리콘 산화막에 의한 채널 영역의 잠식시키는 새 부리(Bird's Beak) 현상이 발생하는 것을 근본적으로 방지할 수 없으므로 반도체 소자의 고집적화에 한계가 있다. 더욱이, 액티브 영역의 실리콘 기판의 표면과 필드 영역의 산화막의 표면과의 단차가 심하게 발생하므로 이들 영역의 표면 단차를 줄여주기 위해 후속으로 평탄화 공정이 진행되어야 필요가 있다.
최근에 들어, 이를 개선한 샐로우 트렌치 아이솔레이션(Shallow Trench Isolation: STI) 공정이 도입되기 시작하였다. 상기 샐로우 트렌치 아이솔레이션 공정은 종래의 아이솔레이션 기술에 비하여 소자 분리 특성이 우수하고 점유 면적도 작기 때문에 반도체 소자의 고집적화에 매우 유리하다.
상기 STI공정은 반도체 기판의 필드 영역에 트렌치를 형성하고 갭 필링(Gap Filling) 공정에 의해 상기 트렌치 내에 산화막을 갭 필링(gap filling)시킨 후 상기 산화막을 화학기계연마(Chemical Mechanical Polishing: CMP)공정으로 연마하여 트렌치 내의 산화막과 반도체 기판을 평탄화시킨다. 따라서, 반도체 기판의 필드 영역에 필드산화막이 형성된다.
상기 트렌치를 갭 필링하는 산화막으로는 갭 필링 특성과 평탄화 특성이 양호한 O3-TEOS(Tetra-Ethyl-Ortho-Silicate) 상압 화학기상증착(Atmospheric Pressure Chemical Vapor Deposition: APCVD) 산화막, 고밀도 플라즈마 화학기상증착(High Density Plasma Chemical Vapor Deposition: HDP CVD) 산화막이 주로 사용되고 있다.
한편, 종래의 반도체 소자는 도 1에 도시된 바와 같이, 반도체 기판(10)의 액티브 영역이 상기 반도체 기판(10)의 필드 영역의 트렌치(15)에 의해 전기적으로 절연된다. 상기 트렌치(15) 내의 반도체 기판(10)의 표면에는 라이너 산화막(15)이 형성되고, 상기 트렌치(11) 내에 소자 분리막(19)이 형성된다. 또한, 상기 반도체 기판(10)의 액티브 영역의 표면에 게이트 산화막(21)이 형성되고, 상기 반도체 기판(10)의 액티브 영역 상에 상기 게이트 산화막(21)을 개재하며 게이트 전극(23)이 형성된다.
그런데, 통상적인 샐로우 트렌치 아이솔레이션 공정이 완료되고 나면, 상기 트렌치(15)의 상측 모서리부의 소자 분리막(19)이 제거되므로 디벗(divot)(20)이 발생한다. 따라서, 상기 트렌치(15)의 상측 모서리부에 인접한, 상기 반도체 기판(10)의 액티브 영역의 모서리부가 노출된다.
이러한 상태에서 상기 반도체 기판(10)의 액티브 영역 상에 상기 게이트 산화막(21)을 적층하면, 상기 반도체 기판(10)의 액티브 영역의 중앙부보다 상기 반도체 기판(10)의 액티브 영역의 모서리부에서 상기 게이트 산화막(21)이 얇게 형성된다. 왜냐하면, 상기 반도체 기판(10), 예를 들어 단결정 실리콘 기판의 단면에서는 결정 방향이 100 방향인 경우, 상기 트렌치(15)의 측면 경사부에서는 결정 방향은 100 방향이 아니므로 이들 영역 사이에 원자 밀도 차이가 존재하고 나아가 이들 영역 사이에 산화 속도 차이가 존재하기 때문이다.
따라서, 상기 게이트 전극(23)에 전압을 인가하면, 상기 액티브 영역의 중앙부보다 상기 트렌치(15)에 인접한 액티브 영역의 모서리부에 전계가 집중되는 험프(hump) 현상이 발생하므로 상기 게이트 전극(23)에 원하는 문턱전압(threshold voltage: VT)보다 낮은 전압을 인가하여도 상기 게이트 전극(23)을 갖는 트랜지스터가 턴온(turn on)되는 바람직하지 못한 현상이 발생한다.
또한, 상기 트렌치(15)의 형성을 위한 식각공정이 상기 트렌치(15) 내의 반도체 기판(10)의 식각면에 식각 손상을 주므로 상기 식각면에서 실리콘 원자들의 디스로케이션(dislocation)과 같은 결함이 발생하므로 상기 반도체 기판(10)의 가벼운 불순물이 상기 식각면으로 이동한다. 예를 들어 PMOS 트랜지스터의 경우, P형 불순물인 보론(B)이 PMOS 트랜지스터의 채널을 형성하기 위한 주요 불순물인데, 상기 보론(B)은 가볍기 때문에 상기 트렌치(15)에 인접한 반도체 기판(10)의 액티브 영역의 모서리부로 쉽게 이동한다. 따라서, 상기 PMOS 트랜지스터의 채널 영역의 보론 농도가 원하는 농도보다 낮아지므로 문턱전압이 낮아진다. 이는 반도체 소자의 오동작, 누설전류 증가 등과 같은 전기적인 특성 열화를 가져오고 나아가 반도체 소자의 수율 저하를 가져온다.
따라서, 본 발명의 목적은 트렌치에 인접한 액티브 영역의 모서리부에 게이트 절연막이 얇게 형성되는 것을 방지하는데 있다.
본 발명의 다른 목적은 반도체 소자의 전기적인 특성 열화를 방지하는데 있다.
본 발명의 또 다른 목적은 반도체 소자의 수율 저하를 방지하는데 있다.
이와 같은 목적을 달성하기 위한 본 발명에 의한 반도체 소자의 제조 방법은
통상적인 샐로우 트렌치 아이솔레이션 공정을 이용하여 반도체 기판의 필드 영역에 트렌치를 형성하고, 상기 트렌치에 소자 분리막을 형성함으로써 상기 반도체 기판의 액티브 영역을 정의하는 단계; 상기 반도체 기판의 액티브 영역과 소자 분리막 상에 절연막을 적층하는 단계; 사진식각공정을 이용하여 상기 절연막의 일부분을 제거시킴으로써 상기 액티브 영역의 게이트 절연막 형성 영역을 노출시키는 단계; 상기 절연막을 산화 마스킹층으로 이용하여 상기 액티브 영역의 게이트 절연막 형성 영역 상에 게이트 절연막을 형성하는 단계; 및 상기 게이트 절연막 상에 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
바람직하게는, 상기 반도체 기판의 액티브 영역과 소자 분리막 상에 상기 절연막을 300~400Å의 두께로 적층할 수 있다.
바람직하게는, 상기 게이트 절연막으로서 게이트 산화막을 열산화공정에 의해 형성할 수 있다.
따라서, 본 발명은 반도체 기판의 액티브 영역 상에 게이트 절연막을 균일한 두께로 형성할 수 있으므로 반도체 소자의 문턱전압의 저하를 방지하고 나아가 반도체 소자의 전기적인 특성 저하를 방지할 수 있다.
이하, 본 발명에 의한 반도체 소자의 제조 방법을 첨부된 도면을 참조하여 상세히 설명하기로 한다.
도 2a를 참조하면, 먼저, 단결정 실리콘 기판과 같은 반도체 기판(10)을 준비한다. 이후, 통상적인 샐로우 트렌치 아이솔레이션(STI) 공정을 이용하여 상기 반도체 기판(10)의 필드 영역에 트렌치(15)를 형성하고, 상기 트렌치(15) 내의 반도체 기판(10)의 식각면에 라이너 산화막(17)을 형성하고, 상기 트렌치(15) 내에 소자 분리막(19)을 형성하고, 상기 반도체 기판(10)의 액티브 영역을 노출시킨다.
이때, 상기 트렌치(15)의 상측 모서리부에 디벗(20)이 발생하므로 상기 반도체 기판(10)의 액티브 영역의 모서리부가 노출된다.
도 2b를 참조하면, 그런 다음, 상기 디벗(20)의 내부를 포함하여 상기 반도체 기판(10)의 전역 상에 절연막, 예를 들어 산화막(31)을 적층시킨다. 이때, 상기 산화막(31)의 적층 두께는 상기 디벗(20)을 완전히 매립할 수 있는 300~400Å의 두께로 결정할 수 있다.
이어서, 상기 산화막(31)을 평탄화 공정, 예를 들어 화학적 기계적 연마 공정 등에 의해 평탄화시킨다. 물론, 상기 산화막(31)의 평탄화 공정을 생략하는 것도 가능하다.
이후, 상기 산화막(31) 상에 게이트 절연막 형성을 위한 감광막(33)의 패턴을 형성하고, 상기 감광막(33)의 패턴을 식각 마스크층으로 이용하여 상기 감광막(33)의 패턴의 개구부(34) 내의 산화막(31)을 예를 들어 건식 식각공정에 의해 제거시킴으로써 상기 반도체 기판(10)의 액티브 영역의 게이트 절연막 형성 영역을 노출시킨다.
도 2c를 참조하면, 이어서, 도 2b의 감광막(33)의 패턴을 제거한 후 열산화공정을 이용하여 상기 반도체 기판(10)의 액티브 영역의 게이트 절연막 형성 영역 상에 게이트 절연막, 예를 들어 게이트 산화막(35)을 40~80Å의 두께로 적층한다.
이때, 상기 산화막(31)이 상기 열산화공정의 산화 마스킹층으로서, 상기 디벗(20) 내의 반도체 기판(10)의 노출을 방지하므로 상기 게이트 산화막(35)은 상기 반도체 기판(10)의 액티브 영역의 중앙부와 모서리부에서 균일한 두께로 형성될 수 있다.
따라서, 본 발명은 상기 트렌치(15)에 인접한 영역에서 상기 게이트 산화막(35)이 얇게 형성되는 것을 방지할 수 있으므로 상기 반도체 기판(10)의 액티브 영역에 형성할 트랜지스터와 같은 반도체 소자의 문턱전압 저하를 방지할 수 있다. 이는 반도체 소자의 오동작, 누설전류 증가 등과 같은 전기적인 특성을 향상시키고 나아가 반도체 소자의 수율을 향상시킨다.
도 2d를 참조하면, 그런 다음, 상기 게이트 산화막(35)과 산화막(31)을 포함하여 상기 반도체 기판(10)의 전역 상에 게이트 전극 형성용 도전층, 예를 들어 다결정 실리콘층(37)을 200~3000Å의 두께로 적층하고, 상기 다결정 실리콘층(37) 상에 하부 반사방지층(bottom anti-reflective coating: BARC)(39)을 형성한다.
여기서, 상기 다결정 실리콘층(37)의 적층 중에 상기 다결정 실리콘층(37) 을 불순물로 도핑하거나, 상기 다결정 실리콘층(37)의 적층 완료 후에 상기 다결정 실리콘층(37)에 불순물을 이온주입 공정에 의해 도핑할 수 있다.
이후, 상기 하부 반사방지층(39) 상에 게이트 전극 형성을 위한 감광막(41)의 패턴을 형성한다.
도 2e를 참조하면, 그런 다음, 상기 감광막(41)의 패턴을 식각 마스크층으로 이용하여 상기 하부 반사방지층(39)과 다결정 실리콘층(37)을 제거시킴으로써 상기 다결정 실리콘층(35)으로 이루어진 게이트 전극(43)을 형성한다.
도 2f를 참조하면, 이후, 도 2e의 감광막(41)의 패턴과 하부 반사방지층(39)을 제거시킴으로써 상기 게이트 전극(43)을 노출시킨다.
따라서, 본 발명은 트렌치에 인접한, 반도체 기판의 액티브 영역의 모서리부에 게이트 절연막이 상기 액티브 영역의 중앙부보다 얇게 형성되는 것을 방지하므로 반도체 소자의 문턱전압 저하를 방지할 수 있다.
따라서, 본 발명은 반도체 소자의 오동작, 누설전류 증가 등과 같은 전기적인 특성을 향상시키고 나아가 반도체 소자의 수율을 향상시킬 수가 있다.
이상에서 상세히 설명한 바와 같이, 본 발명에 의한 반도체 소자의 제조 방법은 샐로우 트렌치 아이솔레이션 공정을 이용하여 반도체 기판의 필드 영역의 트렌치에 소자 분리막을 형성하고, 상기 반도체 기판 상에 산화막을 적층함으로써 상기 트렌치의 상측 모서리부의 디벗을 매립시키고, 사진식각공정을 이용하여 상기 반도체 기판의 액티브 영역의 게이트 절연막 형성 영역 상의 산화막을 제거시킴으로써 상기 액티브 영역의 게이트 절연막 형성 영역을 노출시키고, 상기 액티브 영역의 게이트 절연막 형성 영역 상에 게이트 절연막을 형성하고, 상기 게이트 절연막 상에 게이트 전극을 형성한다.
따라서, 본 발명은 상기 반도체 기판의 액티브 영역 상에 상기 게이트 절연막을 균일한 두께로 형성시키므로 반도체 소자의 문턱전압 저하를 방지할 수 있다. 따라서, 본 발명은 반도체 소자의 오동작, 누설전류 증가 등과 같은 전기적인 특성을 향상시키고 나아가 반도체 소자의 수율을 향상시킬 수가 있다.
한편, 본 발명은 도시된 도면과 상세한 설명에 기술된 내용에 한정하지 않으며 본 발명의 사상을 벗어나지 않는 범위 내에서 다양한 형태의 변형도 가능함은 이 분야에 통상의 지식을 가진 자에게는 자명한 사실이다.
도 1은 종래 기술에 의한 반도체 소자를 나타낸 단면 구조도.
도 2a 내지 도 2f는 본 발명에 의한 반도체 소자의 제조 방법을 나타낸 단면 공정도.
Claims (3)
- 통상적인 샐로우 트렌치 아이솔레이션 공정을 이용하여 반도체 기판의 필드 영역에 트렌치를 형성하고, 상기 트렌치에 소자 분리막을 형성함으로써 상기 반도체 기판의 액티브 영역을 정의하는 단계;상기 반도체 기판의 액티브 영역과 소자 분리막 상에 절연막을 적층하는 단계;사진식각공정을 이용하여 상기 절연막의 일부분을 제거시킴으로써 상기 액티브 영역의 게이트 절연막 형성 영역을 노출시키는 단계;상기 절연막을 산화 마스킹층으로 이용하여 상기 액티브 영역의 게이트 절연막 형성 영역 상에 게이트 절연막을 형성하는 단계; 및상기 게이트 절연막 상에 게이트 전극을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서, 상기 반도체 기판의 액티브 영역과 소자 분리막 상에 상기 절연막을 300~400Å의 두께로 적층하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서, 상기 게이트 절연막으로서 게이트 산화막을 열산화공정에 의해 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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