KR100562268B1 - 반도체 소자의 소자분리막형성방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 소자분리막 형성방법에 관한 것으로, 보다 자세하게는 게이트 산화막, 폴리실리콘 및 질화막을 먼저 적층한 후 소자분리막을 형성함으로써 소자분리막의 상부에 덴트(dent) 결함이 발생하는 것을 방지할 수 있는 방법에 관한 것이다.
본 발명의 (제목)은 실리콘 기판에 버퍼 산화막을 형성하고 이온을 주입하는 단계; 상기 버퍼 산화막을 제거하고 게이트 산화막, 폴리실리콘, 질화막을 순차적으로 적층하고 STI 트렌치 패턴을 형성하는 단계; 상기 패턴을 식각마스크로 하여 STI 트렌치를 형성하는 단계; 상기 트렌치의 내벽을 포함한 질화막 전면에 라이너 산화막을 형성하고 소정의 절연막으로 트렌치를 갭필하는 단계; 상기 절연막을 식각정지막으로 평탄화하고 소정의 두께만큼 더 식각하는 단계; 상기 질화막의 상부에 게이트 패턴을 형성하고 식각하여 게이트를 형성하는 단계로 이루어짐에 기술적 특징이 있다.
따라서, 본 발명의 반도체 소자의 소자분리막 형성방법은 게이트 산화막, 폴리실리콘 및 질화막을 먼저 적층한 후 소자분리막을 형성함으로써 소자분리막의 상부에 덴트(dent) 결함이 발생하는 것을 방지할 수 있는 효과가 있다.
STI, 덴트

Description

반도체 소자의 소자분리막 형성방법 {Method for fabricating device isolation barrier of semiconductor device}
도 1a 내지 도 1d는 종래기술에 의한 STI 형성방법의 단면도.
도 2a 내지 도 2f는 본 발명에 의한 반도체 소자의 소자분리막 형성방법의 단면도.
본 발명은 반도체 소자의 소자분리막 형성방법에 관한 것으로, 보다 자세하게는 게이트 산화막, 폴리실리콘 및 질화막을 먼저 적층한 후 소자분리막을 형성함으로써 소자분리막의 상부에 덴트(dent) 결함이 발생하는 것을 방지할 수 있는 방법에 관한 것이다.
종래의 소자분리 방법으로 사용되어진 기술은 STI(shallow trench isolation) 방법이다. 이 기술은 전통적인 LOCOS(local oxidation of silicon) 기술과는 달리, 식각기술을 이용하여 필드영역을 약 3000Å 깊이로 식각해 트렌치(trench)를 형성한 후 매립물질을 고밀도 플라즈마(High Density Plasma, 이하 HDP)를 이용해 증착한다. 이 후, 화학기계적 연마(Chemical Mechanical Polishing, 이하 CMP) 공정에 의해 상기 반도체 표면을 평탄화하는 방법으로 소자를 분리시킨다.
도 1a 내지 도 1d는 종래의 STI 공정순서를 보여주고 있다.
먼저, 도 1a에서 보는 바와 같이, 실리콘 기판(10)상에 버퍼 역할을 하는 패드 산화막(11)과 질화막(12)을 순차적으로 형성하고, 상기 질화막 상부에 소자분리영역을 노출시키기 위한 포토레지스트(photoresist) 패턴(13)을 형성한다.
다음, 도 1b에서 보는 바와 같이, 상기 포토레지스트막을 마스크로 하여 질화막, 패드 산화막 및 실리콘 기판을 소정의 깊이만큼 식각하여 트렌치를 형성한 후 상기 포토레지스트막을 제거한다.
다음, 도 1c에서 보는 바와 같이, 트렌치 내부를 단차 피복성(step coverage)이 양호한 TEOS(Tetraethoxysilane) 계열의 산화막(14)을 증착하여 매립한다.
다음, 도 1d에서 보는 바와 같이, 상기 반도체 기판 표면에 있는 패드 산화막을 CMP 방법으로 제거하여 STI 소자분리막을 완성한다.
하지만 소자분리막이 형성된 이후의 후속공정에 의해, 이를테면 게이트 전극 하부에 게이트 산화막이 형성이 완료될 때까지 상기 소자분리막 상부의 산화막은 지속적으로 주변의 식각 분위기에 노출되고 점차적으로 식각이 진행된다. 이때 특히 트렌치의 에지(edge) 영역에 형성된 산화막은 높은 활성에너지에 의해 우선적으 로 식각이 진행되어 결국 움푹 패인 형상의 덴트가 발생하는 문제점이 있다.
따라서, 본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위한 것으로, 게이트 산화막, 폴리실리콘 및 질화막을 먼저 적층한 후 소자분리막을 형성함으로써 소자분리막의 상부에 덴트(dent) 결함이 발생하는 것을 방지할 수 있는 방법을 제공함에 본 발명의 목적이 있다.
본 발명의 상기 목적은 실리콘 기판에 버퍼 산화막을 형성하고 이온을 주입하는 단계; 상기 버퍼 산화막을 제거하고 게이트 산화막, 폴리실리콘, 질화막을 순차적으로 적층하고 STI 트렌치 패턴을 형성하는 단계; 상기 패턴을 식각마스크로 하여 STI 트렌치를 형성하는 단계; 상기 트렌치의 내벽을 포함한 질화막 전면에 라이너 산화막을 형성하고 소정의 절연막으로 트렌치를 갭필하는 단계; 상기 절연막을 식각정지막으로 평탄화하고 소정의 두께만큼 더 식각하는 단계; 상기 질화막의 상부에 게이트 패턴을 형성하고 식각하여 게이트를 형성하는 단계로 이루어진 반도체 소자의 소자분리막 형성방법에 의해 달성된다.
본 발명의 상기 목적과 기술적 구성 및 그에 따른 작용효과에 관한 자세한 사항은 본 발명의 바람직한 실시예를 도시하고 있는 도면을 참조한 이하 상세한 설명에 의해 보다 명확하게 이해될 것이다.
먼저, 도 2a는 실리콘 기판(1)의 상부에 버퍼 산화막(2)을 형성한 후 채널(미도시)과 웰(well) 영역(미도시)을 형성하는 이온주입 공정을 실시하는 단계이다. 이때 추후 형성될 STI 트렌치의 패턴과 정렬시키기 위해 키(key) 패턴(미도시)을 먼저 형성하고 이온주입 공정을 실시할 수도 있다. 이온주입 공정 이후에는 상기 버퍼 산화막을 제거한다.
다음, 도 2b는 STI 트렌치(7)를 형성하는 단계이다. 상기 실리콘 기판의 상부에 게이트 산화막(3)과 폴리실리콘(4) 그리고 질화막(5)을 순차적으로 형성하고, 포토레지스트 패턴(6)을 통하여 STI가 형성될 영역을 식각하여 트렌치를 형성한다. 상기 단계는 본 발명의 핵심부분으로서 STI 트렌치 형성을 위한 식각공정을 게이트 형성을 위한 식각공정보다 먼저 실시함으로써 추후 형성될 소자분리막 상부의 손상을 방지한다.
다음, 도 2c는 상기 트렌치의 내부를 포함한 질화막 전면에 라이너(liner) 산화막(8)을 형성하고, 이후 소정의 절연막(9)으로 상기 트렌치를 갭필(gap-fill)하여 소자분리막을 형성하는 단계이다.
다음, 도 2d는 상기 질화막을 식각정지막으로 하여 상기 절연막을 CMP 공정으로 평탄화하여 소자분리막을 형성하고 소정의 리세스(recess) 공정을 통하여 상기 소자분리막을 소정의 두께만큼 더 식각하는 단계이다. 상기 리세스 공정에 의한 소자분리막의 두께조절은 향후 컨택 에칭의 마진에 영향을 주므로 최적 조건의 선정이 필요하다.
다음, 도 2e는 게이트 패턴(10)을 형성하는 단계이다.
다음, 도 2f는 상기 게이트 패턴을 이용해 식각공정을 실시하여 게이트를 형성하는 단계이다.
이후 실시되는 공정은 일반적인 트랜지스터 형성공정을 따른다.
상세히 설명된 본 발명에 의하여 본 발명의 특징부를 포함하는 변화들 및 변형들이 당해 기술 분야에서 숙련된 보통의 사람들에게 명백히 쉬워질 것임이 자명하다. 본 발명의 그러한 변형들의 범위는 본 발명의 특징부를 포함하는 당해 기술 분야에 숙련된 통상의 지식을 가진 자들의 범위 내에 있으며, 그러한 변형들은 본 발명의 청구항의 범위 내에 있는 것으로 간주된다.
따라서, 본 발명의 반도체 소자의 소자분리막 형성방법은 게이트 산화막, 폴리실리콘 및 질화막을 먼저 적층한 후 소자분리막을 형성함으로써 소자분리막의 상부에 덴트(dent) 결함이 발생하는 것을 방지할 수 있는 효과가 있다.

Claims (4)

  1. 반도체 소자의 소자분리막 형성방법에 있어서,
    실리콘 기판에 버퍼 산화막을 형성하고 이온을 주입하는 단계;
    상기 버퍼 산화막을 제거하고 게이트 산화막, 폴리실리콘, 질화막을 순차적으로 적층하고 STI 트렌치 패턴을 형성하는 단계;
    상기 패턴을 식각마스크로 하여 STI 트렌치를 형성하는 단계;
    상기 트렌치의 내벽을 포함한 질화막 전면에 라이너 산화막을 형성하고 소정의 절연막으로 트렌치를 갭필하는 단계;
    상기 절연막을 식각정지막으로 평탄화하고 소정의 두께만큼 더 식각하는 단계;
    상기 질화막의 상부에 게이트 패턴을 형성하고 식각하여 게이트를 형성하는 단계
    를 포함하여 이루어짐을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  2. 제 1항에 있어서,
    상기 이온주입 단계는 이온주입에 의해 채널영역과 웰 영역이 형성됨을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  3. 제 1항에 있어서,
    상기 이온을 주입하는 단계 이전에 키 패턴을 형성하는 단계를 더 추가하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  4. 제 1항에 있어서,
    상기 소정의 두께만큼 더 식각하는 단계는 리세스 공정을 통하여 컨택 에칭의 마진에 영향을 줄 수 있는 두께로 식각하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
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