KR20030054275A - 반도체 소자의 소자 분리막 형성 방법 - Google Patents

Abstract

본 발명은 트렌치 형성 전에 실리콘 기판에 이온 주입을 한 후 트렌치를 형성하므로 트렌치 식각 깊이를 트렌치 넓이와는 무관하게 일정하게 조절하여 트렌치의 모서리 부분의 실리콘 기판이 식각되어 소자의 특성이 저하되는 것을 방지하도록 함으로써 반도체 소자의 신뢰성을 확보하여 수율을 향상시킬 수 있는 이점이 있다.

Description

반도체 소자의 소자 분리막 형성 방법{METHOD FOR FORMING ISOLATION OF SEMICONDCTOR DEVICE}

본 발명은 트렌치 형성 전에 실리콘 기판에 이온 주입을 한 후 트렌치를 형성함으로써 트렌치 식각 깊이를 트렌치 넓이와는 무관하게 일정하게 조절하여 트렌치의 모서리 부분의 실리콘 기판이 식각되어 소자의 특성이 저하되는 것을 방지하도록 하는 반도체 소자의 소자 분리막 형성 방법에 관한 것이다.

고집적화라는 관점에서 소자의 집적도를 높이기 위해서는 각각의 소자 디맨젼 ( dimension ) 을 축소하는 것과, 소자간에 존재하는 분리영역 ( isolation region ) 의 폭과 면적을 축소하는 것이 필요하며, 이 축소정도가 셀의 크기를 좌우한다는 점에서 소자분리기술이 메모리 셀 사이즈 ( memory cell size ) 를 결정하는 기술이라고 할 수 있다.

소자 분리절 연막을 제조하는 종래 기술로는 절연물 분리방식의 로코스 ( LOCOS : LOCal Oxidation of Silicon, 이하에서LOCOS 라 함 ) 방법, 실리콘기판상부에 산화막, 다결정실리콘층, 질화막순으로 적층한 구조의 피.비.엘. ( Poly - BuffeLOCOS, 이하에서 PBL 이라 함 ) 방법, 기판에 홈을 형성한 후에 절연물질로 매립하는 트렌치 ( trench ) 방법 등이 있다.

도 1a 내지 도 1c는 종래 기술에 의한 반도체 소자의 소자 분리막 형성 공정을 나타낸 단면도들이다.

먼저, 도1a에 도시된 바와 같이 실리콘 기판(10) 상에 완충 산화막(11) 및 평탄화 정지막(12)을 증착한 후 포토 레지스트 패턴(13)을 형성한 후 도1b에 도시된 바와 같이 트랜치가 형성될 부분을 식각하여 갭필 산화막(14)을 증착한다.

그런 다음, 도1c에 도시된 바와 같이 평탄화 공정을 진행해서 소자간 분리를 한다.

그러나 이러한 종래 기술에 의한 소자 분리막 형성은 도2에 도시된 바와 같이 트랜치가 식각된 깊이가 트렌치 폭에 따라 달라져 트렌치 깊이 A와 B가 서로 다르게 나타나며, 트렌치 폭이 넓은 B 영역은 갭필 산화막(14) 증착시 트렌치가 완전히 채워지지 못하는 문제가 발생한다.

또한, 트렌치 평탄화 공정시 C 부분과 같이 실리콘 기판(10)이 식각되어 나가는 현상인 Hump 현상이 발생하게 되는 문제점이 있었다.

본 발명은 상기와 같은 문제점을 해결하기 위해 창작된 것으로서, 본 발명의 목적은 트렌치 형성 전에 실리콘 기판에 이온 주입을 한 후 트렌치를 형성함으로써 트렌치 식각 깊이를 트렌치 넓이와는 무관하게 일정하게 조절하여 트렌치의 모서리 부분의 실리콘 기판이 식각되어 소자의 특성이 저하되는 것을 방지하도록 하는 반도체 소자의 소자 분리막 형성 방법을 제공하는 것이다.

도1a 내지 도1c는 종래 기술에 의한 반도체 소자의 소자 분리막 형성 공정을 나타낸 단면도들이다.

도2a 내지 도2e는 본 발명에 의한 반도체 소자의 소자 분리막 형성 공정을 나타낸 단면도들이다.

- 도면의 주요부분에 대한 부호의 설명 -

20 : 실리콘 기판 21 : 패드 산화막

22 : 패드 질화막 23 : 포토레지스트 패턴

24 : 도핑된 실리콘 기판 25 : 희생 산화막

26 : 갭필 산화막

상기와 같은 목적을 실현하기 위한 본 발명은 실리콘 기판 상부에 패드 산화막 및 패드 질화막을 증착한 후 트렌치를 형성하기 위한 포토레지스트 패턴하는 단계와, 상기 포토레지스트 패턴을 마스크로 이온 주입 공정을 실시하는 단계와, 상기 포토레지스트 패턴을 마스크로 패드 질화막과 패드 산화막 및 도핑된 실리콘 기판을 식각하여 트렌치를 형성하는 단계와, 상기 트렌치에 산화 공정을 진행하여 희생 산화막을 형성하는 단계와, 상기 트렌치를 채우기 위한 갭필 산화막을 증착한 후 CMP 평탄화를 하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법에 관한 것이다.

이때, 상기 이온 주입은 질소와 실리콘 원자를 사용하거나, 질소 대신 불활성 원소를 사용하는 것을 특징으로 한다.

이때, 상기 산화 공정시 어닐링 공정을 동시에 진행하는 것을 특징으로한다.

이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명한다. 또한 본 실시예는 본 발명의 권리범위를 한정하는 것은 아니고, 단지 예시로 제시된 것이며 종래 구성과 동일한 부분은 동일한 부호 및 명칭을 사용한다.

도2a 내지 도2e는 본 발명에 의한 반도체 소자의 소자 분리막 형성 공정을 나타낸 단면도들이다.

먼저, 도2a에 도시된 바와 같이 실리콘 기판(20) 상부에 완충막 역할을 하는 패드 산화막(21) 및 평탄화 정지막 역할을 하는 패드 질화막(22)을 증착한 후 STI(Shallow Trench Isolation)을 형성하기 위한 포토레지스트 패턴(23)을 형성한 다음 이온 주입 공정을 실시하여 실리콘 기판의 트렌치가 형성될 영역(A)을 도핑 시킨다.

이때, 주입되는 이온은 불활성 원소와 실리콘 원소를 사용하고 주입되는 이온의 깊이는 트렌치의 깊이를 결정하게 되며, 불활성 및 실리콘 원소가 주입된 실리콘 기판은 이온 주입시 이온의 에너지와 원자량에 의해 기계적 손상을 받게 되어 이온 주입이 되지 않은 정상적인 실리콘 보다 기계적 강도가 감소하게 된다.

이어서, 도2b에 도시된 바와 같이 포토레지스트 패턴(23)을 마스크로 패드 질화막(22)과 패드 산화막(21) 및 도핑된 실리콘 기판(24)을 식각하여 트렌치를 형성한 후 도2c에 도시된 바와 같이 트렌치에 산화 어닐링 공정을 진행하여 희생 산화막(25)을 형성한다.

그런 다음, 도2d에 도시된 바와 같이 트렌치를 채우기 위한 갭필 산화막(26)을 증착한 후 CMP 평탄화를 통해 소자간 분리를 한다.

이때, 트렌치의 모서리 부분의 손상은 억제되어 소자의 특성 저하를 감소할 수 있다.

상기한 바와 같이 본 발명은 트렌치 형성 전에 실리콘 기판에 이온 주입을 한 후 트렌치를 형성하므로 트렌치 식각 깊이를 트렌치 넓이와는 무관하게 일정하게 조절하여 트렌치의 모서리 부분의 실리콘 기판이 식각되어 소자의 특성이 저하되는 것을 방지하도록 함으로써 반도체 소자의 신뢰성을 확보하여 수율을 향상시킬 수 있는 이점이 있다.

Claims (4)

1. 실리콘 기판 상부에 패드 산화막 및 패드 질화막을 증착한 후 트렌치를 형성하기 위한 포토레지스트 패턴하는 단계와,

   상기 포토레지스트 패턴을 마스크로 이온 주입 공정을 실시하는 단계와,

   상기 포토레지스트 패턴을 마스크로 패드 질화막과 패드 산화막 및 도핑된 실리콘 기판을 식각하여 트렌치를 형성하는 단계와,

   상기 트렌치에 산화 공정을 진행하여 희생 산화막을 형성하는 단계와,

   상기 트렌치를 채우기 위한 갭필 산화막을 증착한 후 CMP 평탄화를 하는 단계를

   포함하는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
2. 제 1항에 있어서, 상기 이온 주입은 질소와 실리콘 원자를 사용하는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
3. 제 2항에 있어서, 상기 이온 주입시 질소 대신 불활성 원소를 사용하는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
4. 제 1항에 있어서, 상기 산화 공정시 어닐링 공정을 동시에 진행하는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.