JPH01223727A - 半導体装置のトレンチ形成方法 - Google Patents
半導体装置のトレンチ形成方法Info
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- JPH01223727A JPH01223727A JP5085388A JP5085388A JPH01223727A JP H01223727 A JPH01223727 A JP H01223727A JP 5085388 A JP5085388 A JP 5085388A JP 5085388 A JP5085388 A JP 5085388A JP H01223727 A JPH01223727 A JP H01223727A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 6
- 230000015572 biosynthetic process Effects 0.000 title description 2
- 239000012535 impurity Substances 0.000 claims abstract description 46
- 239000000758 substrate Substances 0.000 claims abstract description 20
- 238000000034 method Methods 0.000 claims abstract description 18
- 238000005530 etching Methods 0.000 claims abstract description 16
- 238000005468 ion implantation Methods 0.000 claims abstract description 15
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 8
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 8
- 229910052710 silicon Inorganic materials 0.000 abstract description 8
- 239000010703 silicon Substances 0.000 abstract description 8
- 229910052681 coesite Inorganic materials 0.000 abstract description 4
- 229910052906 cristobalite Inorganic materials 0.000 abstract description 4
- 239000000377 silicon dioxide Substances 0.000 abstract description 4
- 235000012239 silicon dioxide Nutrition 0.000 abstract description 4
- 229910052682 stishovite Inorganic materials 0.000 abstract description 4
- 229910052905 tridymite Inorganic materials 0.000 abstract description 4
- 238000005229 chemical vapour deposition Methods 0.000 abstract description 2
- 125000006850 spacer group Chemical group 0.000 description 8
- 238000002513 implantation Methods 0.000 description 6
- 238000001312 dry etching Methods 0.000 description 5
- 150000002500 ions Chemical class 0.000 description 5
- 238000000137 annealing Methods 0.000 description 4
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 3
- 229910052698 phosphorus Inorganic materials 0.000 description 3
- 239000011574 phosphorus Substances 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000010884 ion-beam technique Methods 0.000 description 1
Landscapes
- Element Separation (AREA)
- Semiconductor Integrated Circuits (AREA)
- Drying Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(技術分野)
本発明はキャパシタや素子分離その他に使用されるトレ
ンチを形成する方法に関し、特に内壁に不純物を導入し
たトレンチを形成する方法に関するものである。 ゛ (従来技術) 第7図はトレンチ22の断面を表わす。
ンチを形成する方法に関し、特に内壁に不純物を導入し
たトレンチを形成する方法に関するものである。 ゛ (従来技術) 第7図はトレンチ22の断面を表わす。
20は例えばP型シリコン基板であり、21はトレンチ
22の側壁と底面に形成された例えばN型の不純物拡散
領域、Xjは接合深さである。このようなトレンチ22
はキャパシタや素子分離を初め、その他の用途にも使用
されている。
22の側壁と底面に形成された例えばN型の不純物拡散
領域、Xjは接合深さである。このようなトレンチ22
はキャパシタや素子分離を初め、その他の用途にも使用
されている。
内壁に不純物を導入したトレンチを形成するには、一般
に半導体基板に異方性エツチングによってトレンチを形
成し、斜め方向からイオン注入を施すことによってトレ
ンチの内壁に不純物を導入している。
に半導体基板に異方性エツチングによってトレンチを形
成し、斜め方向からイオン注入を施すことによってトレ
ンチの内壁に不純物を導入している。
イオン注入法によるトレンチ内壁への不純物導入の問題
は、不純物濃度を均一にすることが難しいことである(
例えば、[月刊5esiconductor11orl
dJ 82−87ページ(1986,10)参照)。
は、不純物濃度を均一にすることが難しいことである(
例えば、[月刊5esiconductor11orl
dJ 82−87ページ(1986,10)参照)。
イオン注入法では、基板表面に対して垂直なトレンチ側
壁で生じるシャドウィング効果がある。
壁で生じるシャドウィング効果がある。
イオンが垂直に入射する場合には原理的にトレンチの側
壁にはイオンが導入されない、そのため。
壁にはイオンが導入されない、そのため。
例えばイオン注入を傾斜させて行ない、ウェハを回転さ
せる。斜め方向にイオン注入をしてトレンチ側壁にイオ
ンを注入するとしても、トレンチ側壁における実質的な
イオンの入射角が基板表面の入射角と異なる。トレンチ
側壁ではその法線と入射イオンビームとのなす角が非常
に大きくなり、注入イオンが散乱されて側壁から抜は出
すなど、側壁での注入効率が悪くなる。その結果、トレ
ンチの側壁と底面とでは不純物濃度が異なってくる。
せる。斜め方向にイオン注入をしてトレンチ側壁にイオ
ンを注入するとしても、トレンチ側壁における実質的な
イオンの入射角が基板表面の入射角と異なる。トレンチ
側壁ではその法線と入射イオンビームとのなす角が非常
に大きくなり、注入イオンが散乱されて側壁から抜は出
すなど、側壁での注入効率が悪くなる。その結果、トレ
ンチの側壁と底面とでは不純物濃度が異なってくる。
さらに、素子が微細化されるに伴なって、トレンチの幅
が狭くなり、深さが深くなるため、トレンチ側壁への不
純物導入がますます難かしくなる。
が狭くなり、深さが深くなるため、トレンチ側壁への不
純物導入がますます難かしくなる。
(目的)
本発明はトレンチの内壁に制御よく不純物を導入するこ
とのできる方法を提供することを目的とするものである
。
とのできる方法を提供することを目的とするものである
。
(構成)
本発明では、半導体基板のトレンチ形成領域にイオン注
入法により不純物を導入し、その後、この不純物導入領
域内に異方性エツチング法によりトレンチを形成する。
入法により不純物を導入し、その後、この不純物導入領
域内に異方性エツチング法によりトレンチを形成する。
トレンチを形成する前に基板にイオン注入法により不純
物を導入するので、基板の深さ方向に対する不純物濃度
を制御することが容易である。不純物導入後にその不純
物導入領域内にトレンチを形成すれば、トレンチ側壁及
び底面での不純物濃度が均一になる。
物を導入するので、基板の深さ方向に対する不純物濃度
を制御することが容易である。不純物導入後にその不純
物導入領域内にトレンチを形成すれば、トレンチ側壁及
び底面での不純物濃度が均一になる。
以下、実施例について具体的に説明する。
第1図(A)から同図(E)は一実施例を表わす。
(A)シリコン基板1の表面にS I O2膜2をCV
D法により1000人程度0厚さに被着する。
D法により1000人程度0厚さに被着する。
その上に、写真製版用のレジスト3を塗布する。
(B)レジスト3を写真製版でパターン化し、そのパタ
ーン化されたレジスト3をマスクにして5iO=膜2を
ドライエツチング法によりエツチングし、トレンチを掘
るべき領域のシリコン基板1の面を露出させる。
ーン化されたレジスト3をマスクにして5iO=膜2を
ドライエツチング法によりエツチングし、トレンチを掘
るべき領域のシリコン基板1の面を露出させる。
(C)イオン注入法により不純物を注入する。4は不純
物が導入された領域である。
物が導入された領域である。
シリコン基板1が例えばP型であるときは、不純物とし
て例えばPなどのN型不純物を注入する。
て例えばPなどのN型不純物を注入する。
このとき、最終的にトレンチ内壁の不純物の濃度分布が
深さ方向に対してできるだけ均一になるように注入を行
なう必要がある0例えば、トレンチを5μm程度の深さ
に掘るとした場合、リンを6MeVで注入するとその濃
度ピークはトレンチの底面近くになり、深さ方向に偏り
が生じる。そこで、注入を何回かに分け、注入エネルギ
ーを変えて実行することにより、その濃度ピークを段階
的にし、アニールによって濃度を均一化することができ
る。例えば、リンを6 M e V 、 3 M e
V 。
深さ方向に対してできるだけ均一になるように注入を行
なう必要がある0例えば、トレンチを5μm程度の深さ
に掘るとした場合、リンを6MeVで注入するとその濃
度ピークはトレンチの底面近くになり、深さ方向に偏り
が生じる。そこで、注入を何回かに分け、注入エネルギ
ーを変えて実行することにより、その濃度ピークを段階
的にし、アニールによって濃度を均一化することができ
る。例えば、リンを6 M e V 、 3 M e
V 。
IMeVで注入し、アニールを950℃で30分程度行
なうとかなり均一になる。
なうとかなり均一になる。
その後、トレンチエツチングを行なうが、不純物導入領
域4が横方向へ広がる程度によってプロセスを変える。
域4が横方向へ広がる程度によってプロセスを変える。
(D)本実施例は不純物導入領域4の横方向への広がり
が小さい場合である。
が小さい場合である。
レジスト3を除去し、SiO2膜2の側壁にサイドウオ
ール・スペーサ5を設けてトレンチエツチングの幅を狭
くする。サイドウオール・スペーサ5を形成するには、
例えば、レジスト3を除去した後、CVD法によって酸
化膜を形成し、ドライエツチング法により酸化膜をエツ
チングすることによって、サイドウオール・スペーサ5
を残すことができる。
ール・スペーサ5を設けてトレンチエツチングの幅を狭
くする。サイドウオール・スペーサ5を形成するには、
例えば、レジスト3を除去した後、CVD法によって酸
化膜を形成し、ドライエツチング法により酸化膜をエツ
チングすることによって、サイドウオール・スペーサ5
を残すことができる。
(E)サイドウオール・スペーサ5をマスクとしてドラ
イエツチングを行ない、トレンチ6を形成する。
イエツチングを行ない、トレンチ6を形成する。
トレンチ6は不純物導入領域4内に形成するので、トレ
ンチ6の側壁及び底面に不純物が導入された状態となる
。
ンチ6の側壁及び底面に不純物が導入された状態となる
。
サイドウオール・スペーサ5を形成してトレンチを形成
する方法では、第2図に示されるように、トレンチ6の
エツジが丸みを帯びる効果がある。
する方法では、第2図に示されるように、トレンチ6の
エツジが丸みを帯びる効果がある。
(A)トレンチエツチングによってサイドウオール・ス
ペーサ5もエツチングされる。
ペーサ5もエツチングされる。
(B)サイドウオール・スペーサ5が横方向に徐々に小
さくなっていく。
さくなっていく。
(C)エツチングが進むにつれて、円で示されるように
トレンチ6のエツジが丸みを帯びてくる。
トレンチ6のエツジが丸みを帯びてくる。
(D)このように形成されたトレンチ6に絶縁膜として
例えばSin:膜10を形成すると、エツジが丸みを帯
びていることから、絶縁膜10の耐圧が向上する。
例えばSin:膜10を形成すると、エツジが丸みを帯
びていることから、絶縁膜10の耐圧が向上する。
トレンチ6が垂直に形成された場合は、第3図に示され
るように、トレンチ6のエツジが鋭く尖り、絶縁膜10
を形成した場合、エツジでリーク電流が発生し、絶縁膜
IOの耐圧が低下する。
るように、トレンチ6のエツジが鋭く尖り、絶縁膜10
を形成した場合、エツジでリーク電流が発生し、絶縁膜
IOの耐圧が低下する。
第4図は不純物をイオン注入し、アニールを施したとき
不純物導入領域4が横方向に十分床がっている場合のト
レンチエツチング工程を示している。
不純物導入領域4が横方向に十分床がっている場合のト
レンチエツチング工程を示している。
(A)不純物導入領域4が横方向に広がった状態を示し
ている。
ている。
(B)SiO:膜2をマスクとしてドライエツチングを
行ない、所定の深さ(例えば5μm程度)基板1をエツ
チングしてトレンチ6を形成する。
行ない、所定の深さ(例えば5μm程度)基板1をエツ
チングしてトレンチ6を形成する。
不純物を導入したとき不純物導入領域4の横方向の広が
りが小さい場合、第5図に示されるようにトレンチ6a
の形状を工夫することによって、トレンチ6aの内壁に
不純物層を残すのも有効である。このようなトレンチ6
aの形状は、エツチングガスの圧力を調整するなど、エ
ツチング速度を制御することにより実現することができ
る。
りが小さい場合、第5図に示されるようにトレンチ6a
の形状を工夫することによって、トレンチ6aの内壁に
不純物層を残すのも有効である。このようなトレンチ6
aの形状は、エツチングガスの圧力を調整するなど、エ
ツチング速度を制御することにより実現することができ
る。
不純物導入領域内でトレンチを形成する場合、トレンチ
エツチングの深さ方向の制御は難しいので、例えば第6
図(A)に示されるように、トレンチ6の底部で不純物
濃度が低くなる場合がある。
エツチングの深さ方向の制御は難しいので、例えば第6
図(A)に示されるように、トレンチ6の底部で不純物
濃度が低くなる場合がある。
この場合は、同図(B)に示されるように、さらにイオ
ン注入法により真上から又はやや角度θをつけて不純物
を注入し、不純物導入領域7を形成することにより、適
度な不純物濃度分布を形成することができる。トレンチ
6を形成してからのイオン注入は基板1を回転させなが
ら、通常θ=7度で行なうが、θを変えてもよい。
ン注入法により真上から又はやや角度θをつけて不純物
を注入し、不純物導入領域7を形成することにより、適
度な不純物濃度分布を形成することができる。トレンチ
6を形成してからのイオン注入は基板1を回転させなが
ら、通常θ=7度で行なうが、θを変えてもよい。
第1図(C)におけるイオン注入や、第6図(B)にお
けるイオン注入の注入量や注入エネルギーなどの条件は
、トレンチが形成された後の最終的な不純物濃度が目的
値になるように最適化する。
けるイオン注入の注入量や注入エネルギーなどの条件は
、トレンチが形成された後の最終的な不純物濃度が目的
値になるように最適化する。
トレンチを形成するためのドライエツチングとしては、
例えばCC,Qaガスを用いたRIEなどを用いること
ができる。しかし、他の異方性エツチング法を用いるこ
ともできる。
例えばCC,Qaガスを用いたRIEなどを用いること
ができる。しかし、他の異方性エツチング法を用いるこ
ともできる。
実施例ではP型シリコン基板に導入するN型不純物とし
てリンを示しているが、砒素でもよい。
てリンを示しているが、砒素でもよい。
また基板がN型である場合にはP型不純物導入領域を作
るためにボロンを注入することができる。
るためにボロンを注入することができる。
トレンチ内壁の不純物導入層は、その濃度を制御するこ
とも大切であるが、接合深さXj (第7図参照)も
重要である。トレンチ内壁の接合深さXjは浅い方が望
ましい。第1図の方法においてはサイドウオール・スペ
ーサ5の幅を制御することにより、第4図の方法におい
てはイオン注入後のアニール温度やアニール時間を制御
することにより、浅い接合深さXjも制御することがで
きる。
とも大切であるが、接合深さXj (第7図参照)も
重要である。トレンチ内壁の接合深さXjは浅い方が望
ましい。第1図の方法においてはサイドウオール・スペ
ーサ5の幅を制御することにより、第4図の方法におい
てはイオン注入後のアニール温度やアニール時間を制御
することにより、浅い接合深さXjも制御することがで
きる。
(効果)
本発明では半導体基板にイオン注入法により不純物導入
領域を形成した後に、その不純物導入領域内に異方性エ
ツチング法によりトレンチを形成するので、トレンチ内
壁の不純物濃度を制御することが容易になる。
領域を形成した後に、その不純物導入領域内に異方性エ
ツチング法によりトレンチを形成するので、トレンチ内
壁の不純物濃度を制御することが容易になる。
第1図(A)から同図(E)は−実施例を示す断面図、
第2図(A)から同図(D)は同実施例におけるトレン
チエツジ部の形状を主として示すための断面図、第3図
はエツジ部が鋭いトレンチを示す断面図、第4図(A)
及び同図(B)は他の実施例におけるトレンチ形成工程
を示す断面図、第5図はさらに他の実施例におけるトレ
ンチを示す断面図、第6図(A)及び同図(B)はさら
に他の実施例におけるトレンチ形成工程を示す断面図、
第7図は内壁に不純物が導入されたトレンチを示す断面
図である。 1・・・・・シリコン基板、 2・・・・・・5iO=膜、 4・・・・・・不純物導入領域、 6.6a・・・・・・トレンチ。
第2図(A)から同図(D)は同実施例におけるトレン
チエツジ部の形状を主として示すための断面図、第3図
はエツジ部が鋭いトレンチを示す断面図、第4図(A)
及び同図(B)は他の実施例におけるトレンチ形成工程
を示す断面図、第5図はさらに他の実施例におけるトレ
ンチを示す断面図、第6図(A)及び同図(B)はさら
に他の実施例におけるトレンチ形成工程を示す断面図、
第7図は内壁に不純物が導入されたトレンチを示す断面
図である。 1・・・・・シリコン基板、 2・・・・・・5iO=膜、 4・・・・・・不純物導入領域、 6.6a・・・・・・トレンチ。
Claims (1)
- (1)半導体基板のトレンチ形成領域にイオン注入法に
より不純物を導入し、この不純物導入領域内に異方性エ
ッチング法によりトレンチを形成するトレンチ形成方法
。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5085388A JPH01223727A (ja) | 1988-03-02 | 1988-03-02 | 半導体装置のトレンチ形成方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5085388A JPH01223727A (ja) | 1988-03-02 | 1988-03-02 | 半導体装置のトレンチ形成方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH01223727A true JPH01223727A (ja) | 1989-09-06 |
Family
ID=12870280
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5085388A Pending JPH01223727A (ja) | 1988-03-02 | 1988-03-02 | 半導体装置のトレンチ形成方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH01223727A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5118636A (en) * | 1987-11-11 | 1992-06-02 | Seiko Instruments Inc. | Process for forming isolation trench in ion-implanted region |
US5256591A (en) * | 1991-01-07 | 1993-10-26 | Gold Star Electron Co., Ltd. | Method for forming isolation region in semiconductor device using trench |
KR20030054275A (ko) * | 2001-12-24 | 2003-07-02 | 주식회사 하이닉스반도체 | 반도체 소자의 소자 분리막 형성 방법 |
-
1988
- 1988-03-02 JP JP5085388A patent/JPH01223727A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5118636A (en) * | 1987-11-11 | 1992-06-02 | Seiko Instruments Inc. | Process for forming isolation trench in ion-implanted region |
US5256591A (en) * | 1991-01-07 | 1993-10-26 | Gold Star Electron Co., Ltd. | Method for forming isolation region in semiconductor device using trench |
KR20030054275A (ko) * | 2001-12-24 | 2003-07-02 | 주식회사 하이닉스반도체 | 반도체 소자의 소자 분리막 형성 방법 |
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