JPS6293955A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS6293955A JPS6293955A JP60233342A JP23334285A JPS6293955A JP S6293955 A JPS6293955 A JP S6293955A JP 60233342 A JP60233342 A JP 60233342A JP 23334285 A JP23334285 A JP 23334285A JP S6293955 A JPS6293955 A JP S6293955A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、半導体装置の製造方法に係り、特に、Ｍ Ｏ
Ｓ型半導体装置の素子分離領域の形成方法に関する。
Ｓ型半導体装置の素子分離領域の形成方法に関する。
（従来の技術）
従来、ＭＯ３半導体装置の製造方法としては、ｒ１９８
５ ＳＹＭＰＯ５ＩＵＭ ＯＮ ＶＬＳＩ ＴＥＣＩＩ
ＮＯＬＯＧＹ ＤＩＧＥＳＴＯＦ ＴＥＣＨＮＩＣＡＬ
Ｉ’ＡＰＥｌ？Ｓ Ｐ５８〜Ｐ５９ Ｊに記載される
ものがあった。
５ ＳＹＭＰＯ５ＩＵＭ ＯＮ ＶＬＳＩ ＴＥＣＩＩ
ＮＯＬＯＧＹ ＤＩＧＥＳＴＯＦ ＴＥＣＨＮＩＣＡＬ
Ｉ’ＡＰＥｌ？Ｓ Ｐ５８〜Ｐ５９ Ｊに記載される
ものがあった。
以下、その構成を図を用いて説明する。
第２図は係る従来のＭＯ３型半導体装置の製造工程図で
ある。
ある。
まず、第２図（ａ）に示されるように、Ｐ型シリコン基
板ｌｌ上に熱酸化膜１２、次いで、窒化膜１３を形成し
、素子分離パターン形成のための感光樹脂膜１４をコー
ティングする。
板ｌｌ上に熱酸化膜１２、次いで、窒化膜１３を形成し
、素子分離パターン形成のための感光樹脂膜１４をコー
ティングする。
次に、リソグラフィ技術を用い、フィールド領域に窓を
あけ、窒化膜１３、熱酸化膜１２をエノチング除去する
。
あけ、窒化膜１３、熱酸化膜１２をエノチング除去する
。
次に、第２図（ｂ）に示されるように、反応イオンエツ
チング（Ｒ＋ Ｅ）技術を用い、Ｐ型シリコン基板１１
に深さ０．（３ｔｔｍ程度のトレンチ１５を形成する。
チング（Ｒ＋ Ｅ）技術を用い、Ｐ型シリコン基板１１
に深さ０．（３ｔｔｍ程度のトレンチ１５を形成する。
この後、レジスト灰化装置などを用いて感光樹脂膜１４
を除去する。
を除去する。
次に、第２図（ｃ）に示されるように、チャネルストッ
プのためのボロンイオン（Ｂｏ）打ち込みをシリコン基
板１１の垂直方向に対し約８度の角度θを付けてトレン
チの側壁（サイドウオール）部に行う。この時、イオン
打ち込み層１６が形成される。
プのためのボロンイオン（Ｂｏ）打ち込みをシリコン基
板１１の垂直方向に対し約８度の角度θを付けてトレン
チの側壁（サイドウオール）部に行う。この時、イオン
打ち込み層１６が形成される。
次に、第２図（ｄ）に示されるように、瀘圧ＣＶＤ酸化
（ＬＰＣＶＤＳｉＯ□）膜１７を全面に形成しトレンチ
１５をＬ Ｐ ＣＶ Ｄ ５ｉＯｚ膜１７で埋める。
（ＬＰＣＶＤＳｉＯ□）膜１７を全面に形成しトレンチ
１５をＬ Ｐ ＣＶ Ｄ ５ｉＯｚ膜１７で埋める。
次に、第２図（ｅ）に示されるように、トレンチ分Ｈ８
Ｉ域を平坦化させるためエンチング法で分離領域久のＬ
ＰＣＶＤＳｉＯ□膜１７、窒化膜１３、熱酸化膜１２を
除去する。
Ｉ域を平坦化させるためエンチング法で分離領域久のＬ
ＰＣＶＤＳｉＯ□膜１７、窒化膜１３、熱酸化膜１２を
除去する。
このようにしてトレンチ構造を有した素子分離領域を形
成するようにしていた。
成するようにしていた。
（発明が解決しようとする問題点）
しかしながら、上記の従来の製造方法によれば、（１）
トレンチの寸法形状が細孔化するに従って、角度をつけ
たイオン打ち込みを行ってもトｊ、／ンチの側壁（サイ
ドウオール）部にイオン打ち込みが行われない部分が出
てくる。
トレンチの寸法形状が細孔化するに従って、角度をつけ
たイオン打ち込みを行ってもトｊ、／ンチの側壁（サイ
ドウオール）部にイオン打ち込みが行われない部分が出
てくる。
（２）角度をつけたイオン打ち込み方法は打ち込み工程
が？ｊｉＭ化されると共に再現性の良い打ち込み層が得
られないといった問題があった。
が？ｊｉＭ化されると共に再現性の良い打ち込み層が得
られないといった問題があった。
本発明は、上記問題点を除去し、素子分離を行うための
イオン打ち込みが簡便で、しかも、トレンチ内の打ち込
み層がトレンチ形状に左右されず、しかも安定した素子
分離領域を成形することができる４も導体装置ηの製造
方法を提供することを目的とする。
イオン打ち込みが簡便で、しかも、トレンチ内の打ち込
み層がトレンチ形状に左右されず、しかも安定した素子
分離領域を成形することができる４も導体装置ηの製造
方法を提供することを目的とする。
（問題点を解決するための手段）
本発明は、−に記問題点を解決するために、半導体装置
の製造方法において、素子分離領域にリソグラフィ技術
を用いて窓を形成し、その後この素子分離領域に比較的
高エネルギーでチャネルストップ用のイオン打ち込みを
行い、次に、反応イオンエツチング（ＲＩ Ｅ）でこの
素子分離領域にトレンチを形成する。次いで、気相成長
（ＣＶ Ｄ）膜でこのトレンチを埋めて平ｌ旦化された
素子分離領域を形成するようにしたものである。
の製造方法において、素子分離領域にリソグラフィ技術
を用いて窓を形成し、その後この素子分離領域に比較的
高エネルギーでチャネルストップ用のイオン打ち込みを
行い、次に、反応イオンエツチング（ＲＩ Ｅ）でこの
素子分離領域にトレンチを形成する。次いで、気相成長
（ＣＶ Ｄ）膜でこのトレンチを埋めて平ｌ旦化された
素子分離領域を形成するようにしたものである。
（作用）
本発明によれば、（１）半導体基板表面に耐エツチング
マスクを選択的に形成し、（２） ｔｉｉ前記マスクで
被覆されない前記基板表面部分に前記基板と反対導電型
の不純物を導入して、拡散層を形成し、（３）この拡散
層が形成された前記基板表面部分を異方性エツチングに
より除去し、前記拡散層がその外周部に略一様に残存す
る深さにトレンチを形成し、その後、このトレンチ内に
絶縁物を充填するようにしたので、トレンチの形成のた
めのイオン打ち込みは角度をつけて打ち込む必要がなく
簡略化される。特にトレンチの寸法形状が細孔化する場
合に有効である。
マスクを選択的に形成し、（２） ｔｉｉ前記マスクで
被覆されない前記基板表面部分に前記基板と反対導電型
の不純物を導入して、拡散層を形成し、（３）この拡散
層が形成された前記基板表面部分を異方性エツチングに
より除去し、前記拡散層がその外周部に略一様に残存す
る深さにトレンチを形成し、その後、このトレンチ内に
絶縁物を充填するようにしたので、トレンチの形成のた
めのイオン打ち込みは角度をつけて打ち込む必要がなく
簡略化される。特にトレンチの寸法形状が細孔化する場
合に有効である。
（実施例）
以下、本発明の実施例について図面を参照しながら詳細
に説明する。
に説明する。
第１図は本発明の一実施例を示すＭ ＯＳ型４′Ｗ体装
置の製造工程図である。
置の製造工程図である。
まず、第１図（ａ）に示されるように、比）氏抗が３〜
４Ω・口のＰ型シリコン基板２１上に厚さ１００〜３０
０ 人の熱酸化膜２２を形成し、次いで、ＣＶＤ法によ
り厚さ１０００人〜２０００人の窒化膜２３を形成させ
る。更にアクティブ領域とフィールド領域（素子分離領
域）を分離すべく窒化膜２３上に感光性樹脂（レジスト
）を塗布し、感光性樹脂膜２４を形成する。
４Ω・口のＰ型シリコン基板２１上に厚さ１００〜３０
０ 人の熱酸化膜２２を形成し、次いで、ＣＶＤ法によ
り厚さ１０００人〜２０００人の窒化膜２３を形成させ
る。更にアクティブ領域とフィールド領域（素子分離領
域）を分離すべく窒化膜２３上に感光性樹脂（レジスト
）を塗布し、感光性樹脂膜２４を形成する。
次いで、第１図（ｂ）に示されるように、リソグラフィ
技術を用いて素子分離領域の感光性樹脂膜２４、窒化膜
２３、熱酸化膜２２を除去することにより、窓２５を形
成する。
技術を用いて素子分離領域の感光性樹脂膜２４、窒化膜
２３、熱酸化膜２２を除去することにより、窓２５を形
成する。
次に、第１図（ｃ）に示されるよう乙こ、加速エネルギ
１ＯＯＫｅν〜２００ ＫｃＶを加えてポロンイオン（
Ｂｏ）を素子分離領域２５に打ち込みボロン打ら込み層
２６を形成する。
１ＯＯＫｅν〜２００ ＫｃＶを加えてポロンイオン（
Ｂｏ）を素子分離領域２５に打ち込みボロン打ら込み層
２６を形成する。
ここで、イオン打ち込み条件について説明すると、ＬＳ
Ｓ理論（Ｌｉｎｄｈａｒｄ、５ｃｈａｒｆｆ、５ｃｈｉ
ｏｔ ）によって確立された理論に基づくと、 シリコンにボロンイオンを打ち込む場合の条件は、例え
ば、以下のようになる。
Ｓ理論（Ｌｉｎｄｈａｒｄ、５ｃｈａｒｆｆ、５ｃｈｉ
ｏｔ ）によって確立された理論に基づくと、 シリコンにボロンイオンを打ち込む場合の条件は、例え
ば、以下のようになる。
エネルギー ドーズ量 飛程ｈｐ■１８０〜
２００Ｋｅｖ １−３ ＸＩＱ１３ａｍ−２０，４９
〜０．５３ μｍ■２８（ｌＪＯＢｅｖ ２〜４ Ｘ
ＩＯ”ｃｍ−” ０．６９〜０．７２ ａｍ■４６０
〜５００Ｋｅｖ ２−４ Ｘ １０”Ｃ０Ｉ−”
０．９９〜１．１ １１ ｍシリコンにリンイオンを打
ち込む場合には、■４００Ｋｅｖ １〜３ ＸＩ
Ｏ”ｃｍ−” ０．５１ｊｍなお、■はトレンチ深
さ０．５μｍ、■はトレンチ深さ０．７ μｍ、■はト
レンチ深さ１．０ μｍ、■はトレンチ深さ０．５ μ
ｍである。
２００Ｋｅｖ １−３ ＸＩＱ１３ａｍ−２０，４９
〜０．５３ μｍ■２８（ｌＪＯＢｅｖ ２〜４ Ｘ
ＩＯ”ｃｍ−” ０．６９〜０．７２ ａｍ■４６０
〜５００Ｋｅｖ ２−４ Ｘ １０”Ｃ０Ｉ−”
０．９９〜１．１ １１ ｍシリコンにリンイオンを打
ち込む場合には、■４００Ｋｅｖ １〜３ ＸＩ
Ｏ”ｃｍ−” ０．５１ｊｍなお、■はトレンチ深
さ０．５μｍ、■はトレンチ深さ０．７ μｍ、■はト
レンチ深さ１．０ μｍ、■はトレンチ深さ０．５ μ
ｍである。
また、本発明のこの工程において、ボロンイオンを打ち
込む場合にチャネリング対策が必要な場合、換言すれば
、均一な深さのボロン打ち込み層を得る必要がある場合
には、熱酸化膜２２を残した状態でボロンイオンを打ち
込むようにすることもできる。また、トレンチを深く形
成しようとする場合に、ボロンイオンを打ら込んだ結果
、その深さが浅い場合には、史にドライブイン処理をお
こなって、ボロン・１′イオンが深くなるようにするこ
ともできる。
込む場合にチャネリング対策が必要な場合、換言すれば
、均一な深さのボロン打ち込み層を得る必要がある場合
には、熱酸化膜２２を残した状態でボロンイオンを打ち
込むようにすることもできる。また、トレンチを深く形
成しようとする場合に、ボロンイオンを打ら込んだ結果
、その深さが浅い場合には、史にドライブイン処理をお
こなって、ボロン・１′イオンが深くなるようにするこ
ともできる。
次に、第１図（ｄ）に示されるように、反応性イオンエ
ツチング（ＲＩ Ｂ）技術を用いて分ｉ％Ｉｆ ＲＪＩ
域２５のソリコン基板をエツチングしてトレンチ２７を
形成する。
ツチング（ＲＩ Ｂ）技術を用いて分ｉ％Ｉｆ ＲＪＩ
域２５のソリコン基板をエツチングしてトレンチ２７を
形成する。
なお、この時、ボロン打ら込み層２６がトレンチ２７の
基底（ボトム）部と側壁（サイドウオール）部に残され
る程度のトレンチの深さにすることが非常に重要である
。
基底（ボトム）部と側壁（サイドウオール）部に残され
る程度のトレンチの深さにすることが非常に重要である
。
ここまでの工程が本発明における要部をなすものである
。
。
次に、沃化装置などを用いて、′？光性樹脂膜２４を除
去する。この後、第１図（ｅ）に示されるように、ＬＰ
ＣＶＤ法により、酸化膜２８を全面に成長させる。
去する。この後、第１図（ｅ）に示されるように、ＬＰ
ＣＶＤ法により、酸化膜２８を全面に成長させる。
次いで、エツチング法により、アクティブ領域上の上記
酸化膜２８、窒化膜２３、酸化膜２２をエツチング除去
する。すると、第１図（ｆ）に示されるように、トレン
チ内にのみ酸化膜２８が残る。
酸化膜２８、窒化膜２３、酸化膜２２をエツチング除去
する。すると、第１図（ｆ）に示されるように、トレン
チ内にのみ酸化膜２８が残る。
この後は公知のＭＯ３型半導体装置の製造方法に従って
順次工程を進めて行く。
順次工程を進めて行く。
次に、本発明の第２実施例について第３図を用いて説明
する。
する。
まず、第１実施例と同様にして、半導体基板３１の素子
分Ｍ領域にボロンイオン（Ｂｏ）を打ち込み、その後ト
レンチ３７を形成して、感光性樹脂膜を除去する。つま
り、第１図（ａ）乃至第１図（ｄ）に示される工程を施
す。
分Ｍ領域にボロンイオン（Ｂｏ）を打ち込み、その後ト
レンチ３７を形成して、感光性樹脂膜を除去する。つま
り、第１図（ａ）乃至第１図（ｄ）に示される工程を施
す。
次に、第３図（ａ）に示されるように、酸化温度９００
′Ｃ〜１０００℃でトレンチ３７の基底（ボトム）部及
び側壁（サイドウオール）部に例えば、２００人〜５０
０ 人の厚さを有する熱酸化膜３８を形成する。
′Ｃ〜１０００℃でトレンチ３７の基底（ボトム）部及
び側壁（サイドウオール）部に例えば、２００人〜５０
０ 人の厚さを有する熱酸化膜３８を形成する。
次いで、第３図（ｂ）に示されるように、Ｌ Ｐ ＣＶ
Ｄ法ムこより酸化膜３９を全面に成長させる。
Ｄ法ムこより酸化膜３９を全面に成長させる。
次いで、第３図（ｃ）に示されるように、エツチング法
によりアクティブ領域上の上記酸化膜３９、窒化膜３３
、酸化膜３２をエツチングにより除去する。
によりアクティブ領域上の上記酸化膜３９、窒化膜３３
、酸化膜３２をエツチングにより除去する。
この後は第１実施例と同様の工程を進めて行く。
なお、本発明は上記実施例に限定されるものではなく、
本発明の趣旨に基づいて種々の変形が可能であり、これ
らを本発明の範囲から排除するものではない。
本発明の趣旨に基づいて種々の変形が可能であり、これ
らを本発明の範囲から排除するものではない。
（発明の効果）
以上詳細に説明したように、本発明によれば、半導体基
板に形成したトレンチに絶縁物を充填して分離領域を形
成する工程を有する半導体装置の製造方法において、前
記基板表面に耐エツチングマスクを選択的に形成する工
程と、前記マスクで被覆されない前記基板表面部分に基
板と反対導電型の不純物を導入して拡散層を形成する工
程と、前記拡散層が成形された前記基板表面部分を異方
性エツチングにより除去し、前記拡散層がその外周部に
略一様に残存する深さにトレンチを形成する工程とを有
するようにしたので、 （１）トレンチの基底部及び側壁部に均一なイオン打ち
込み層を形成することができる。特に、トレンチ形状が
細孔化すると有利である。
板に形成したトレンチに絶縁物を充填して分離領域を形
成する工程を有する半導体装置の製造方法において、前
記基板表面に耐エツチングマスクを選択的に形成する工
程と、前記マスクで被覆されない前記基板表面部分に基
板と反対導電型の不純物を導入して拡散層を形成する工
程と、前記拡散層が成形された前記基板表面部分を異方
性エツチングにより除去し、前記拡散層がその外周部に
略一様に残存する深さにトレンチを形成する工程とを有
するようにしたので、 （１）トレンチの基底部及び側壁部に均一なイオン打ち
込み層を形成することができる。特に、トレンチ形状が
細孔化すると有利である。
（２）イオン打ち込み回数が従来の方法では三爪必要で
あったが、本発明においては一度ですみ、工程が簡略化
できる。
あったが、本発明においては一度ですみ、工程が簡略化
できる。
このように、本発明によってもたらされる効果は著大で
ある。
ある。
第１図は本発明に係る半導体装置の製造工程図、第２図
は従来の半導体装置の製造工程図、第３図は本発明の他
の実施例を示す半導体装置の製造工程図である。 ２１、３１・・・シリコン基板、２２．３２・・・熱酸
化膜、２３゜３３・・・窒化膜、２４・・・感光性樹脂
膜、２５・・・窓、２６．３２・・・ポロン打ち込み層
、２７．３７・・・トレンチ、３８・・・熱酸化膜、３
９・・・ＬＰＣＶＤ酸化膜。 特許出願人 沖電気工業株式会社 （外１名）
は従来の半導体装置の製造工程図、第３図は本発明の他
の実施例を示す半導体装置の製造工程図である。 ２１、３１・・・シリコン基板、２２．３２・・・熱酸
化膜、２３゜３３・・・窒化膜、２４・・・感光性樹脂
膜、２５・・・窓、２６．３２・・・ポロン打ち込み層
、２７．３７・・・トレンチ、３８・・・熱酸化膜、３
９・・・ＬＰＣＶＤ酸化膜。 特許出願人 沖電気工業株式会社 （外１名）
Claims (2)
- （１）半導体基板に形成したトレンチに絶縁物を充填し
て分離領域を形成する工程を有する半導体装置の製造方
法において、 （ａ）前記基板表面に耐エッチングマスクを選択的に形
成する第１の工程と、 （ｂ）前記マスクで被覆されない前記基板表面部分に前
記基板と反対導電型の不純物を導入して拡散層を形成す
る第２の工程と、 （ｃ）前記拡散層が成形された前記基板表面部分を異方
性エッチングにより除去し、前記拡散層がその外周部に
略一様に残存する深さにトレンチを形成する第３の工程
とを有することを特徴とする半導体装置の製造方法。 - （２）前記第３の工程における拡散層に熱酸化膜を形成
するようにしたことを特徴とする特許請求の範囲第１項
記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60233342A JPS6293955A (ja) | 1985-10-21 | 1985-10-21 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60233342A JPS6293955A (ja) | 1985-10-21 | 1985-10-21 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6293955A true JPS6293955A (ja) | 1987-04-30 |
Family
ID=16953645
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60233342A Pending JPS6293955A (ja) | 1985-10-21 | 1985-10-21 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6293955A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01137625A (ja) * | 1987-11-25 | 1989-05-30 | Matsushita Electric Ind Co Ltd | プラズマドーピング方法 |
| KR19980054456A (ko) * | 1996-12-27 | 1998-09-25 | 김영환 | 반도체 소자의 소자 분리막 형성 방법 |
| KR20010038755A (ko) * | 1999-10-27 | 2001-05-15 | 박종섭 | 반도체소자의 제조방법 |
| KR100355870B1 (ko) * | 1999-06-02 | 2002-10-12 | 아남반도체 주식회사 | 반도체 소자 분리를 위한 얕은 트렌치 제조 방법 |
-
1985
- 1985-10-21 JP JP60233342A patent/JPS6293955A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01137625A (ja) * | 1987-11-25 | 1989-05-30 | Matsushita Electric Ind Co Ltd | プラズマドーピング方法 |
| KR19980054456A (ko) * | 1996-12-27 | 1998-09-25 | 김영환 | 반도체 소자의 소자 분리막 형성 방법 |
| KR100355870B1 (ko) * | 1999-06-02 | 2002-10-12 | 아남반도체 주식회사 | 반도체 소자 분리를 위한 얕은 트렌치 제조 방법 |
| KR20010038755A (ko) * | 1999-10-27 | 2001-05-15 | 박종섭 | 반도체소자의 제조방법 |
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