JPH01105543A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH01105543A JPH01105543A JP26319887A JP26319887A JPH01105543A JP H01105543 A JPH01105543 A JP H01105543A JP 26319887 A JP26319887 A JP 26319887A JP 26319887 A JP26319887 A JP 26319887A JP H01105543 A JPH01105543 A JP H01105543A
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Landscapes
- Drying Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
基板がシリコンからなりトレンチ構造を有する半導体装
置を製造する方法におけるトレンチの形成に関し、 複数のトレンチの深さを均一化させることを目的とし、 トレンチを形成する基板の該トレンチの底に該当する部
位に選択的に酸素をイオン注入し、熱処理して該部位に
二酸化シリコン領域を形成する工程と、二酸化シリコン
をエツチングストッパになし得るエツチングガスを用い
た異方性ドライエツチングにより該トレンチを掘る工程
とを含んで、基板にトレンチを形成するように構成する
。
置を製造する方法におけるトレンチの形成に関し、 複数のトレンチの深さを均一化させることを目的とし、 トレンチを形成する基板の該トレンチの底に該当する部
位に選択的に酸素をイオン注入し、熱処理して該部位に
二酸化シリコン領域を形成する工程と、二酸化シリコン
をエツチングストッパになし得るエツチングガスを用い
た異方性ドライエツチングにより該トレンチを掘る工程
とを含んで、基板にトレンチを形成するように構成する
。
本発明は、基板がシリコンからなりトレンチ構造を有す
る半導体装置の製造方法に係り、特に、基板にトレンチ
を形成する方法に関す。
る半導体装置の製造方法に係り、特に、基板にトレンチ
を形成する方法に関す。
半導体装置特に集積回路（ＩＣ）においては、高集積化
を図るために素子分離領域やキャパシタに所要面積が小
さくて済むトレンチ構造が採用されるようになってきた
。
を図るために素子分離領域やキャパシタに所要面積が小
さくて済むトレンチ構造が採用されるようになってきた
。
その場合、形成されるトレンチは、一般に複数になるの
で深さを均一にすることが望まれる。
で深さを均一にすることが望まれる。
半導体装置の製造は、一般に、基板となるウェーハに複
数個分を一括して回路形成し、その後分断（スクライプ
）して個々の半導体装置とする。
数個分を一括して回路形成し、その後分断（スクライプ
）して個々の半導体装置とする。
従ってトレンチもウェーハに一括して形成される。
第２図は、トレンチ形成の従来例の工程を示す側断面図
である。
である。
第２図において、
先ず〔図（ａｌ参照〕、ウェーハ状態のシリコン基板１
上に二酸化シリコン膜２およびレジスト膜３を積層形成
し、トレンチ形成位置にトレンチの大きさに合わせ且つ
基板１を表出させた窓を明ける。
上に二酸化シリコン膜２およびレジスト膜３を積層形成
し、トレンチ形成位置にトレンチの大きさに合わせ且つ
基板１を表出させた窓を明ける。
図では、基板１の周辺部に位置する窓４ａと、中央部に
位置する窓４ｂを示し、他の窓は省略する。この省略は
以下においても同様である。
位置する窓４ｂを示し、他の窓は省略する。この省略は
以下においても同様である。
次いで（図山）参照〕、レジスト膜３をマスクにした異
方性条件のＲＩＥ （反応性イオンエツチング）により
基板１を所定の深さまで掘って、基板１にトレンチ５ａ
、 ５ｂを形成する。
方性条件のＲＩＥ （反応性イオンエツチング）により
基板１を所定の深さまで掘って、基板１にトレンチ５ａ
、 ５ｂを形成する。
次いで〔図（Ｃ）参照）レジスト膜３および二酸化シリ
コン膜２を除去してトレンチ５ａ、５ｂの形成を完了す
る。
コン膜２を除去してトレンチ５ａ、５ｂの形成を完了す
る。
しかしながら基板１が大きくなると、上記ＲＩＥのエツ
チングレートが基板１の周辺部と中央部で一様でなくな
って、周辺部に位置するトレンチ５ａの深さが中央部に
位置するトレンチ５ｂより大きくなる。
チングレートが基板１の周辺部と中央部で一様でなくな
って、周辺部に位置するトレンチ５ａの深さが中央部に
位置するトレンチ５ｂより大きくなる。
そしてトレンチの深さは、素子分離領域の分離特性やキ
ャパシタの容量を変化させる。
ャパシタの容量を変化させる。
このことから、上述した方法でトレンチを形成した場合
には、基板ｌの周辺部に形成される半導体装置と中央部
に形成される半導体装置との間に特性のばらつきが生ず
る問題がある。
には、基板ｌの周辺部に形成される半導体装置と中央部
に形成される半導体装置との間に特性のばらつきが生ず
る問題がある。
上記問題点は、トレンチを形成するシリコン基板の該ト
レンチの底に該当する部位に選択的に酸素をイオン注入
し、熱処理して該部位に二酸化シリコン領域を形成する
工程と、二酸化シリコンをエツチングストッパになし得
るエツチングガスを用いた異方性ドライエツチングによ
り該トレンチを掘る工程とを含んで、基板にトレンチを
形成する本発明の製造方法によって解決される。
レンチの底に該当する部位に選択的に酸素をイオン注入
し、熱処理して該部位に二酸化シリコン領域を形成する
工程と、二酸化シリコンをエツチングストッパになし得
るエツチングガスを用いた異方性ドライエツチングによ
り該トレンチを掘る工程とを含んで、基板にトレンチを
形成する本発明の製造方法によって解決される。
シリコン基板の適宜な深さの位置に酸素をイオン注入し
て熱処理することにより、その位置に二酸化シリコン層
を形成することは、例えば５ＯＩ（シリコン・オン・イ
ンシュレータ）形成の一方法などとして知られているこ
とである。
て熱処理することにより、その位置に二酸化シリコン層
を形成することは、例えば５ＯＩ（シリコン・オン・イ
ンシュレータ）形成の一方法などとして知られているこ
とである。
そしてイオン注入の特質から、注入の深１さは基板の面
に対して一様となるので、上記二酸化シリコン領域は、
揃った深さに形成される。
に対して一様となるので、上記二酸化シリコン領域は、
揃った深さに形成される。
このことから、形成される複数のトレンチはその深さが
均一になり、基板に形成される複数の半導体装置は、ト
レンチに係る特性のばらつきが少ないものとなる。
均一になり、基板に形成される複数の半導体装置は、ト
レンチに係る特性のばらつきが少ないものとなる。
以下本発明の実施例についてその工程を示す第１図の側
断面図を用いて説明する。
断面図を用いて説明する。
第１図において、
先ず〔図（ａ）参照〕、ウェーハ状態のシリコン基板１
上に二酸化シリコン膜２およびレジスト膜３を積層形成
し、トレンチ形成位置にトレンチの大きさに合わせ且つ
基板１を表出させた窓を明ける。
上に二酸化シリコン膜２およびレジスト膜３を積層形成
し、トレンチ形成位置にトレンチの大きさに合わせ且つ
基板１を表出させた窓を明ける。
図では、基板１の周辺部に位置する窓４ａと、中央部に
位置する窓４ｂを示し、他の窓は省略する。この省略は
以下においても同様である。二酸化シリコン膜２および
レジスト膜３の厚さは、例えばそれぞれ約２μｍおよび
約１μｍとする。
位置する窓４ｂを示し、他の窓は省略する。この省略は
以下においても同様である。二酸化シリコン膜２および
レジスト膜３の厚さは、例えばそれぞれ約２μｍおよび
約１μｍとする。
次いで〔図（ｂ）参照）、レジスト膜３および二酸化シ
リコン膜２をマスクにして基板１の例えば２μｍ深さの
位置に酸素をイオン注入する。注入条件は、例えば加速
エネルギーが１０００ＫｅＶ、ドーズ量がｌ’ＸＩＱ”
／ａａ程度である。酸素の注入領域は６ａ、６ｂで示さ
れ、その基板１内における深さ位置は揃っている。
リコン膜２をマスクにして基板１の例えば２μｍ深さの
位置に酸素をイオン注入する。注入条件は、例えば加速
エネルギーが１０００ＫｅＶ、ドーズ量がｌ’ＸＩＱ”
／ａａ程度である。酸素の注入領域は６ａ、６ｂで示さ
れ、その基板１内における深さ位置は揃っている。
次いで〔図（Ｃ）参照〕、レジスト膜３を除去した後、
熱処理して注入領域６ａおよび６ｂを二酸化シリコン領
域７ａおよび７ｂに変える。熱処理の条件は、例えば窒
素雰囲気で１１００℃２０分である。
熱処理して注入領域６ａおよび６ｂを二酸化シリコン領
域７ａおよび７ｂに変える。熱処理の条件は、例えば窒
素雰囲気で１１００℃２０分である。
次いで〔図（ｄｌ参照〕、二酸化シリコン膜２をマスク
にした異方性条件のＲＩＥにより二酸化シリコン領域７
ａ、７ｂに達するまで基板１を゛掘って、基板１にトレ
ンチ５ａ、５ｂを形成する。このＲＩＥは、その反応ガ
スを例えば ＳＦｓ （２容）＋Ｃ２ＣＩＦ、（１容）にすること
により二酸化シリコンがエツチングストッパとなり、ト
レンチの掘り込みが二酸化シリコン領域７ａおよび７ｂ
で止まる。
にした異方性条件のＲＩＥにより二酸化シリコン領域７
ａ、７ｂに達するまで基板１を゛掘って、基板１にトレ
ンチ５ａ、５ｂを形成する。このＲＩＥは、その反応ガ
スを例えば ＳＦｓ （２容）＋Ｃ２ＣＩＦ、（１容）にすること
により二酸化シリコンがエツチングストッパとなり、ト
レンチの掘り込みが二酸化シリコン領域７ａおよび７ｂ
で止まる。
次いで〔図（ｅ）参照〕、弗酸系溶液により二酸化シリ
コン膜２および二酸化シリコン領域７ａ、７ｂを除去し
て、トレンチ５ａ、５ｂの形成を完了する。かくして形
成されたトレンチ５ａ、５ｂは、二酸化シリコン領域７
ａ、 ７ｂによって深さが決まるので、その深さは均一
である。
コン膜２および二酸化シリコン領域７ａ、７ｂを除去し
て、トレンチ５ａ、５ｂの形成を完了する。かくして形
成されたトレンチ５ａ、５ｂは、二酸化シリコン領域７
ａ、 ７ｂによって深さが決まるので、その深さは均一
である。
以下は、トレンチを素子分離領域に用いた場合の一例を
示す。
示す。
即ち〔図（ｆ）参照〕１、トレンチ５ｂ、５ｃの側壁お
よび底面に導電型不純物をイオン注入してチャネルスト
ッパ８を形成する。図示のトレンチ５ｃはトレンチ５ｂ
に繋がってトレンチ５ｂと共に素子領域を画定するもの
である。他のトレンチに対しても同時に同じく処理する
が、図示は省略する。この省略は以下においても同様で
ある。
よび底面に導電型不純物をイオン注入してチャネルスト
ッパ８を形成する。図示のトレンチ５ｃはトレンチ５ｂ
に繋がってトレンチ５ｂと共に素子領域を画定するもの
である。他のトレンチに対しても同時に同じく処理する
が、図示は省略する。この省略は以下においても同様で
ある。
次いで〔図（ｇ）参照） 、ＣＶＤ （化学気相成長）
によりトレンチ５ｂ、５ｃを埋込み表面が略平坦になる
二酸化シリコンＪＩ９ａを形成する。
によりトレンチ５ｂ、５ｃを埋込み表面が略平坦になる
二酸化シリコンＪＩ９ａを形成する。
次いで〔図（ｈ）参照〕、基板１が表出するまで全面を
エツチングして素子分離領域９を完成する。
エツチングして素子分離領域９を完成する。
この後は、図（Ｌ）に示す如（、ゲート絶縁膜１０、ゲ
ート電極１１、ソース・ドレイン領域１２、層間絶縁膜
１３、電極１４などを形成して、基板１に回路を形成し
、スクライブ、パフケージングなどを経て半導体装置を
完成させる。
ート電極１１、ソース・ドレイン領域１２、層間絶縁膜
１３、電極１４などを形成して、基板１に回路を形成し
、スクライブ、パフケージングなどを経て半導体装置を
完成させる。
なお上述したトレンチ５ａ、５ｂの形成において、その
深さや二酸化シリコン膜２およびレジスト膜３の厚さは
、実施例の寸法に限定されるものではない。
深さや二酸化シリコン膜２およびレジスト膜３の厚さは
、実施例の寸法に限定されるものではない。
以上説明したように本発明の構成によれば、基板がシリ
コンからなりトレンチ構造を有する半導体装置を製造す
る方法におけるトレンチの形成において、複数のトレン
チの深さを均一化させることができて、半導体装置のト
レンチに係る特性ばらつきの低減を可能にさせる効果が
ある。
コンからなりトレンチ構造を有する半導体装置を製造す
る方法におけるトレンチの形成において、複数のトレン
チの深さを均一化させることができて、半導体装置のト
レンチに係る特性ばらつきの低減を可能にさせる効果が
ある。
第１図は実施例の工程を示す側断面図、第２図はトレン
チ形成の従来例の工程を示す側断面図、 である。 図において、 ｌはシリコン基板、 ２は二酸化シリコン膜、 ３はレジスト膜、 ４ａ、 ４ｂは窓、 ５ａ、 ５ｂはトレンチ、 ６ａ、６ｂは酸素の注入領域、 ７ａ、 ７ｂは二酸化シリコン領域、 である。 第 １ 国
チ形成の従来例の工程を示す側断面図、 である。 図において、 ｌはシリコン基板、 ２は二酸化シリコン膜、 ３はレジスト膜、 ４ａ、 ４ｂは窓、 ５ａ、 ５ｂはトレンチ、 ６ａ、６ｂは酸素の注入領域、 ７ａ、 ７ｂは二酸化シリコン領域、 である。 第 １ 国
Claims (1)
- 基板がシリコンからなりトレンチ構造を有する半導体
装置を製造する方法において、トレンチを形成する基板
の該トレンチの底に該当する部位に選択的に酸素をイオ
ン注入し、熱処理して該部位に二酸化シリコン領域を形
成する工程と、二酸化シリコンをエッチングストッパに
なし得るエッチングガスを用いた異方性ドライエッチン
グにより該トレンチを掘る工程とを含んで、基板にトレ
ンチを形成することを特徴とする半導体装置の製造方法
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26319887A JPH01105543A (ja) | 1987-10-19 | 1987-10-19 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26319887A JPH01105543A (ja) | 1987-10-19 | 1987-10-19 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01105543A true JPH01105543A (ja) | 1989-04-24 |
Family
ID=17386139
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26319887A Pending JPH01105543A (ja) | 1987-10-19 | 1987-10-19 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01105543A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008305870A (ja) * | 2007-06-05 | 2008-12-18 | Spansion Llc | 半導体装置およびその製造方法 |
| JP2013051439A (ja) * | 2012-11-26 | 2013-03-14 | Spansion Llc | 半導体装置およびその製造方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6084831A (ja) * | 1983-10-15 | 1985-05-14 | Matsushita Electronics Corp | 半導体装置の製造方法 |
-
1987
- 1987-10-19 JP JP26319887A patent/JPH01105543A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6084831A (ja) * | 1983-10-15 | 1985-05-14 | Matsushita Electronics Corp | 半導体装置の製造方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008305870A (ja) * | 2007-06-05 | 2008-12-18 | Spansion Llc | 半導体装置およびその製造方法 |
| JP2013051439A (ja) * | 2012-11-26 | 2013-03-14 | Spansion Llc | 半導体装置およびその製造方法 |
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