JPS5911632A - 半導体基板表面の平坦化方法 - Google Patents
半導体基板表面の平坦化方法Info
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- JPS5911632A JPS5911632A JP11978382A JP11978382A JPS5911632A JP S5911632 A JPS5911632 A JP S5911632A JP 11978382 A JP11978382 A JP 11978382A JP 11978382 A JP11978382 A JP 11978382A JP S5911632 A JPS5911632 A JP S5911632A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は半導体基板表面の平坦1ヒ方法、待に、−面
に深ざ↓りも幅の方が大きい溝があり、その溝が溝周辺
部r営めて埋込み材料によって埋め込1れている半導体
基板の表面上平坦化する方法に関する。
に深ざ↓りも幅の方が大きい溝があり、その溝が溝周辺
部r営めて埋込み材料によって埋め込1れている半導体
基板の表面上平坦化する方法に関する。
半導体集積回路?構成する半導体基板にあっては、一般
にその表面會Atなどの配線が走るので、断線防止上基
板表面?平坦化することが望11′Lる。
にその表面會Atなどの配線が走るので、断線防止上基
板表面?平坦化することが望11′Lる。
そこで、半導体基板1に溝21.22があるような場合
、第1図に示すように、その基板1上にOVD法などに
1って埋込み材料3會堆槓してそnらI!#21 、2
2に埋め込み、表面?平坦化する方法が採られている。
、第1図に示すように、その基板1上にOVD法などに
1って埋込み材料3會堆槓してそnらI!#21 、2
2に埋め込み、表面?平坦化する方法が採られている。
ところが、その方法では幅の狭い溝21部分は平坦化で
きるが、幅の広い溝22、つ筐V深きdエフも@Wの方
が大きい#lI22の部分については、埋込み材料N3
の上面にくほみ4が生じ、充分には平坦化できないこと
が知られている。
きるが、幅の広い溝22、つ筐V深きdエフも@Wの方
が大きい#lI22の部分については、埋込み材料N3
の上面にくほみ4が生じ、充分には平坦化できないこと
が知られている。
このため従来では、そのくぼみ4の上會櫟うiスフ5を
形成し、そのマスク5ケエツチングに対するマスクとし
て埋込み月利(層)、1−A択的にエツチングし除去し
ていた。しかし、その方法音用いると、第2図に示す工
うに、溝22の端部に埋込み材料の突起6が発生し平坦
化の妨げとなっていた。
形成し、そのマスク5ケエツチングに対するマスクとし
て埋込み月利(層)、1−A択的にエツチングし除去し
ていた。しかし、その方法音用いると、第2図に示す工
うに、溝22の端部に埋込み材料の突起6が発生し平坦
化の妨げとなっていた。
この発明は用土の点?考慮してなされたもので、その目
的は、半導体基板表面の平坦化?比較的簡単な処理工程
によって可能とすることにめる。
的は、半導体基板表面の平坦化?比較的簡単な処理工程
によって可能とすることにめる。
との工うな目的?達成する友めに、この発明では、第3
図に示す工うに、埋込み材料30表層部分31に不純物
イオン導入り、その表層部分31?他の部分に比して増
速的にエツチングするLうにした点に特徴がある。この
増速的エツチングの制御については、たとえば埋込み材
料3の上面部のP点からその直下のQ点までのエツチン
グ時間と、P点からくほみ4の11111I部のR点ま
でのエツチング時点とr同じに丁れば工い。したがって
、それについては、不純物イオンの打込み蓋お工びアニ
ール乗件などによって容易に制御することができ、比較
的に簡単な処理工程によって基板1の表面を確実に平坦
化することができる。
図に示す工うに、埋込み材料30表層部分31に不純物
イオン導入り、その表層部分31?他の部分に比して増
速的にエツチングするLうにした点に特徴がある。この
増速的エツチングの制御については、たとえば埋込み材
料3の上面部のP点からその直下のQ点までのエツチン
グ時間と、P点からくほみ4の11111I部のR点ま
でのエツチング時点とr同じに丁れば工い。したがって
、それについては、不純物イオンの打込み蓋お工びアニ
ール乗件などによって容易に制御することができ、比較
的に簡単な処理工程によって基板1の表面を確実に平坦
化することができる。
以下に、この発明?バイポーラIJS工の絶縁分離方法
に適用した実施例音用いて旺しく説明する。
に適用した実施例音用いて旺しく説明する。
まず第4図に示すように、SL基板7の表面にコレクタ
埋込み1m (0,5〜1.5μ71L ) 8 kj
t’jkけ、ソノ上にSLエピタキシャル/d(1〜2
11m、)9を形成した後、その表面r熱酸化してet
o、股(toonm)toffi形成し、さらにその土
に周凡のOVD法[jつてSi3N4膜(too〜a0
0nm)11ケ・形成した。
埋込み1m (0,5〜1.5μ71L ) 8 kj
t’jkけ、ソノ上にSLエピタキシャル/d(1〜2
11m、)9を形成した後、その表面r熱酸化してet
o、股(toonm)toffi形成し、さらにその土
に周凡のOVD法[jつてSi3N4膜(too〜a0
0nm)11ケ・形成した。
次に、適格のホトエツチング法?用いてS ts N4
膜11?バターニングし1.縛’に形成丁べさ部分のB
13N、麟r除去し、さらにその下のS i o、膜忙
エツチングした。そして反応性ソノ(ツタエツチングな
どの、S指回件のドライエッチ技術?用いて81ンエッ
チングレコレクタ埋込みノー8才突き抜けて基板7に迷
する深さ2〜4μmの深い溝121゜122盆形成した
(第5図)。この状態でチャネルの発生忙防止する友め
に埋込み148と反対の尋嵐型の不t4吻rイオン打込
み法によって#1121゜122の底■に導入した。ア
ニール後、溝121゜122の次面km化して8102
膜(200〜600nm)13に形成し、残ったS L
3N4 g 11 f除去した後、再び5isN、膜(
100〜200 nm )13會形成し、残つ[81s
N4膜11?除去した後、再び813N4膜(100〜
200nm )14に全面に形成した。ついで、被檀件
の良い低部での通常(7)OVD法紮用いてsto!t
sh溝121゜122の深さとほぼ等しい埋さに堆積し
た後、そのH面VCOVD法にエラてS iBN、膜(
100〜3000m )16i形成しり。そして、この
S L、 N4!1 f1通t、テSlO,il 5(
7)fiJitffB分151にイオン打込み法によっ
てリンイオン?打ち込んだ(第6図)。この時のイオン
打込みエネルギーは100〜125KeV、打込みth
lxlO’ 〜lxl Q’ &tm /−であり之。
膜11?バターニングし1.縛’に形成丁べさ部分のB
13N、麟r除去し、さらにその下のS i o、膜忙
エツチングした。そして反応性ソノ(ツタエツチングな
どの、S指回件のドライエッチ技術?用いて81ンエッ
チングレコレクタ埋込みノー8才突き抜けて基板7に迷
する深さ2〜4μmの深い溝121゜122盆形成した
(第5図)。この状態でチャネルの発生忙防止する友め
に埋込み148と反対の尋嵐型の不t4吻rイオン打込
み法によって#1121゜122の底■に導入した。ア
ニール後、溝121゜122の次面km化して8102
膜(200〜600nm)13に形成し、残ったS L
3N4 g 11 f除去した後、再び5isN、膜(
100〜200 nm )13會形成し、残つ[81s
N4膜11?除去した後、再び813N4膜(100〜
200nm )14に全面に形成した。ついで、被檀件
の良い低部での通常(7)OVD法紮用いてsto!t
sh溝121゜122の深さとほぼ等しい埋さに堆積し
た後、そのH面VCOVD法にエラてS iBN、膜(
100〜3000m )16i形成しり。そして、この
S L、 N4!1 f1通t、テSlO,il 5(
7)fiJitffB分151にイオン打込み法によっ
てリンイオン?打ち込んだ(第6図)。この時のイオン
打込みエネルギーは100〜125KeV、打込みth
lxlO’ 〜lxl Q’ &tm /−であり之。
この場合、リンイオンケ打ち込むのは、増速的エツチン
グのためであり、し7’Cがって、打ち込む不純物とし
てはリン以外にもヒ累あるいはP型のボロンでも工い。
グのためであり、し7’Cがって、打ち込む不純物とし
てはリン以外にもヒ累あるいはP型のボロンでも工い。
しかし、この後に行なうアー且−ルによって適切な拡散
プロファイル紫エリ容易に伺ることイができる点から、
拡散しや丁いリンやボロンが好ましいといえる。
プロファイル紫エリ容易に伺ることイができる点から、
拡散しや丁いリンやボロンが好ましいといえる。
打ち込み後のアニールは、1000℃、30〜60分は
ど行なった。
ど行なった。
−でしてこの佐、通nのリングラフィ技術勿用いて尚1
21,122のパターンと反対のノくターン(溝の部分
に?i丁パターン)紮弔テるホトレジストパターン17
ケ形成し、それにマスクとしてS L3N4膜16、つ
いで埋込み材料でりる810g15′にエツチング処理
した(第7図)。この場合、埋込み拐木斗である5iO
z L 5のエツチングには、ぶつ酸系のエンチャント
、HF : H,Q=1 : 9のふつ醗あるいはHF
: NH,F= 1 : 4〜6のふつ化アンモン?
用いた。これらのエッチャントによると、不純物を導入
した部分は導入しない部分になることからも理解芒ハる
ように、エツチング完r時点では、−(ロ)の連続した
エツチング処理にもか〃・わらず、基板1の我曲は前述
したような突起6も快ることなく光分に平坦化石iLる
。Cのようなエツチング処理後、マスクとして用いたホ
トレジストパターン17、ついで露出したSLsN41
6および5LlN414 kエッチし、また必要に応じ
て不純物導入部分子除去丁べ(1,0215の表面部分
ヶ軽くエッチすることに裏って、素子間の絶縁分離ケ完
了した(第8図)。
21,122のパターンと反対のノくターン(溝の部分
に?i丁パターン)紮弔テるホトレジストパターン17
ケ形成し、それにマスクとしてS L3N4膜16、つ
いで埋込み材料でりる810g15′にエツチング処理
した(第7図)。この場合、埋込み拐木斗である5iO
z L 5のエツチングには、ぶつ酸系のエンチャント
、HF : H,Q=1 : 9のふつ醗あるいはHF
: NH,F= 1 : 4〜6のふつ化アンモン?
用いた。これらのエッチャントによると、不純物を導入
した部分は導入しない部分になることからも理解芒ハる
ように、エツチング完r時点では、−(ロ)の連続した
エツチング処理にもか〃・わらず、基板1の我曲は前述
したような突起6も快ることなく光分に平坦化石iLる
。Cのようなエツチング処理後、マスクとして用いたホ
トレジストパターン17、ついで露出したSLsN41
6および5LlN414 kエッチし、また必要に応じ
て不純物導入部分子除去丁べ(1,0215の表面部分
ヶ軽くエッチすることに裏って、素子間の絶縁分離ケ完
了した(第8図)。
なお、前記ホトレジストパターン17?f−形疲する場
合、幅の狭い溝121の部分については、必ずしもホト
レジスト2残テ必要はないが、ここでほその溝121の
上部にもホトレジスト2残アようにした。というのは、
ホトレジストパターン1フケ得るためのホトマスクの製
作上、既存のマスクパターン(j4エツチング用のマス
クパターン)?反転することのみによって容易に製作し
つるからであり、またことのことは次の点によって光分
に実際的であるからである。丁なゎち、f+/J L
21の怖はたとえ1・・よ1〜2μnLときわめて狭く
、かつ前述し1こようにこの発明でQよ不純物導入によ
る増速的エツチング?オリ用しているので、1lL21
上のホトレジスト下のサイドエッチが犬きくなり、その
ホトレジストの存在(1平坦化Vことって何ら障害とな
らないからである。
合、幅の狭い溝121の部分については、必ずしもホト
レジスト2残テ必要はないが、ここでほその溝121の
上部にもホトレジスト2残アようにした。というのは、
ホトレジストパターン1フケ得るためのホトマスクの製
作上、既存のマスクパターン(j4エツチング用のマス
クパターン)?反転することのみによって容易に製作し
つるからであり、またことのことは次の点によって光分
に実際的であるからである。丁なゎち、f+/J L
21の怖はたとえ1・・よ1〜2μnLときわめて狭く
、かつ前述し1こようにこの発明でQよ不純物導入によ
る増速的エツチング?オリ用しているので、1lL21
上のホトレジスト下のサイドエッチが犬きくなり、その
ホトレジストの存在(1平坦化Vことって何ら障害とな
らないからである。
また、上述した実施例では埋込み材料として5iOzk
用いているが、それに代えてポリシリコンあるいは有機
絶縁材料など音用いることもできる。たとえば埋込み材
料としてポリシリコン會用いる場合、増速的エツチング
のための不純物導入?利用して、幅の広い溝122上に
設ける抵抗の直音調整する工うな応用をな丁こともでき
る。
用いているが、それに代えてポリシリコンあるいは有機
絶縁材料など音用いることもできる。たとえば埋込み材
料としてポリシリコン會用いる場合、増速的エツチング
のための不純物導入?利用して、幅の広い溝122上に
設ける抵抗の直音調整する工うな応用をな丁こともでき
る。
さらに、上述し几実施例ではバイポーラICの絶縁分離
に適用した場合に述べたが、この発明はMO8工Oのア
イソレーションや配線の平坦化など、深さかほぼ一定の
溝あるいは凹部盆平坦化する場合にも適用することかで
きる。
に適用した場合に述べたが、この発明はMO8工Oのア
イソレーションや配線の平坦化など、深さかほぼ一定の
溝あるいは凹部盆平坦化する場合にも適用することかで
きる。
第1図は従来一般の方法?示す断面図、第2図はその方
法における突起の形M、’f(示す断面図、 第3図はこの発明?説明する之めの醇「面図、第4図〜
第8図μこの発明の一実施例ケチす工程図である。 1.7・・・基板、21.22.121.122・・・
L3.15・・・埋込み材料、151・・・埋込み材料
の表層部分、4・・・〈はみ、5・・・マスク、8・・
・埋込み層、9・・・エピタキシャル層、10.15・
・・S10!膜、t t 、 14 、 t e=−s
t、N、膜。 第 1 図 第 2 図 22 2/ 第 3 図 第 4 図 第 5 図 /ど2 /ど/
法における突起の形M、’f(示す断面図、 第3図はこの発明?説明する之めの醇「面図、第4図〜
第8図μこの発明の一実施例ケチす工程図である。 1.7・・・基板、21.22.121.122・・・
L3.15・・・埋込み材料、151・・・埋込み材料
の表層部分、4・・・〈はみ、5・・・マスク、8・・
・埋込み層、9・・・エピタキシャル層、10.15・
・・S10!膜、t t 、 14 、 t e=−s
t、N、膜。 第 1 図 第 2 図 22 2/ 第 3 図 第 4 図 第 5 図 /ど2 /ど/
Claims (1)
- 【特許請求の範囲】 一面に深さよりも幅の方が大きい溝がめり、その溝が溝
周辺部?含めて埋込極材料に1って埋め込まれている半
導体基板の表面に平坦化する方法において、次の仏)〜
(0)の各工=W少なくとも言むことr特徴とする半導
体基板表面の平坦化方法。 い)、前記埋込み材料の表面に、溝のパターンに対応し
7たマスク?形成する工程。 (B)、前d[1埋込み材料の衣層部分にイオン打込み
法によって不純物イオンr打ち込み、ついでアニールす
る゛工程。 (0)、@!eマスクtエツチングtcytするマスク
として埋込み材料?選択的にエツチングし除去する工程
。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11978382A JPS5911632A (ja) | 1982-07-12 | 1982-07-12 | 半導体基板表面の平坦化方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11978382A JPS5911632A (ja) | 1982-07-12 | 1982-07-12 | 半導体基板表面の平坦化方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS5911632A true JPS5911632A (ja) | 1984-01-21 |
Family
ID=14770108
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP11978382A Pending JPS5911632A (ja) | 1982-07-12 | 1982-07-12 | 半導体基板表面の平坦化方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5911632A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5616513A (en) * | 1995-06-01 | 1997-04-01 | International Business Machines Corporation | Shallow trench isolation with self aligned PSG layer |
-
1982
- 1982-07-12 JP JP11978382A patent/JPS5911632A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5616513A (en) * | 1995-06-01 | 1997-04-01 | International Business Machines Corporation | Shallow trench isolation with self aligned PSG layer |
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