JPS5911632A - 半導体基板表面の平坦化方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明は半導体基板表面の平坦１ヒ方法、待に、−面
に深ざ↓りも幅の方が大きい溝があり、その溝が溝周辺
部ｒ営めて埋込み材料によって埋め込１れている半導体
基板の表面上平坦化する方法に関する。

半導体集積回路？構成する半導体基板にあっては、一般
にその表面會Ａｔなどの配線が走るので、断線防止上基
板表面？平坦化することが望１１′Ｌる。

そこで、半導体基板１に溝２１．２２があるような場合
、第１図に示すように、その基板１上にＯＶＤ法などに
１って埋込み材料３會堆槓してそｎらＩ！＃２１　、２
２に埋め込み、表面？平坦化する方法が採られている。

ところが、その方法では幅の狭い溝２１部分は平坦化で
きるが、幅の広い溝２２、つ筐Ｖ深きｄエフも＠Ｗの方
が大きい＃ｌＩ２２の部分については、埋込み材料Ｎ３
の上面にくほみ４が生じ、充分には平坦化できないこと
が知られている。

このため従来では、そのくぼみ４の上會櫟うｉスフ５を
形成し、そのマスク５ケエツチングに対するマスクとし
て埋込み月利（層）、１−Ａ択的にエツチングし除去し
ていた。しかし、その方法音用いると、第２図に示す工
うに、溝２２の端部に埋込み材料の突起６が発生し平坦
化の妨げとなっていた。

この発明は用土の点？考慮してなされたもので、その目
的は、半導体基板表面の平坦化？比較的簡単な処理工程
によって可能とすることにめる。

との工うな目的？達成する友めに、この発明では、第３
図に示す工うに、埋込み材料３０表層部分３１に不純物
イオン導入り、その表層部分３１？他の部分に比して増
速的にエツチングするＬうにした点に特徴がある。この
増速的エツチングの制御については、たとえば埋込み材
料３の上面部のＰ点からその直下のＱ点までのエツチン
グ時間と、Ｐ点からくほみ４の１１１１１Ｉ部のＲ点ま
でのエツチング時点とｒ同じに丁れば工い。したがって
、それについては、不純物イオンの打込み蓋お工びアニ
ール乗件などによって容易に制御することができ、比較
的に簡単な処理工程によって基板１の表面を確実に平坦
化することができる。

以下に、この発明？バイポーラＩＪＳ工の絶縁分離方法
に適用した実施例音用いて旺しく説明する。

まず第４図に示すように、ＳＬ基板７の表面にコレクタ
埋込み１ｍ　（０，５〜１．５μ７１Ｌ　）　８　ｋｊ
ｔ’ｊｋけ、ソノ上にＳＬエピタキシャル／ｄ（１〜２
１１ｍ、）９を形成した後、その表面ｒ熱酸化してｅｔ
ｏ、股（ｔｏｏｎｍ）ｔｏｆｆｉ形成し、さらにその土
に周凡のＯＶＤ法［ｊつてＳｉ３Ｎ４膜（ｔｏｏ〜ａ０
０ｎｍ）１１ケ・形成した。

次に、適格のホトエツチング法？用いてＳ　ｔｓ　Ｎ４
膜１１？バターニングし１．縛’に形成丁べさ部分のＢ
１３Ｎ、麟ｒ除去し、さらにその下のＳ　ｉ　ｏ、膜忙
エツチングした。そして反応性ソノ（ツタエツチングな
どの、Ｓ指回件のドライエッチ技術？用いて８１ンエッ
チングレコレクタ埋込みノー８才突き抜けて基板７に迷
する深さ２〜４μｍの深い溝１２１゜１２２盆形成した
（第５図）。この状態でチャネルの発生忙防止する友め
に埋込み１４８と反対の尋嵐型の不ｔ４吻ｒイオン打込
み法によって＃１１２１゜１２２の底■に導入した。ア
ニール後、溝１２１゜１２２の次面ｋｍ化して８１０２
膜（２００〜６００ｎｍ）１３に形成し、残ったＳ　Ｌ
３Ｎ４　ｇ　１１　ｆ除去した後、再び５ｉｓＮ、膜（
１００〜２００　ｎｍ　）１３會形成し、残つ［８１ｓ
Ｎ４膜１１？除去した後、再び８１３Ｎ４膜（１００〜
２００ｎｍ　）１４に全面に形成した。ついで、被檀件
の良い低部での通常（７）ＯＶＤ法紮用いてｓｔｏ！ｔ
ｓｈ溝１２１゜１２２の深さとほぼ等しい埋さに堆積し
た後、そのＨ面ＶＣＯＶＤ法にエラてＳ　ｉＢＮ、膜（
１００〜３０００ｍ　）１６ｉ形成しり。そして、この
Ｓ　Ｌ、　Ｎ４！１　ｆ１通ｔ、テＳｌＯ，ｉｌ　５（
７）ｆｉＪｉｔｆｆＢ分１５１にイオン打込み法によっ
てリンイオン？打ち込んだ（第６図）。この時のイオン
打込みエネルギーは１００〜１２５ＫｅＶ、打込みｔｈ
ｌｘｌＯ’　〜ｌｘｌ　Ｑ’　＆ｔｍ　／−であり之。

この場合、リンイオンケ打ち込むのは、増速的エツチン
グのためであり、し７’Ｃがって、打ち込む不純物とし
てはリン以外にもヒ累あるいはＰ型のボロンでも工い。

しかし、この後に行なうアー且−ルによって適切な拡散
プロファイル紫エリ容易に伺ることイができる点から、
拡散しや丁いリンやボロンが好ましいといえる。

打ち込み後のアニールは、１０００℃、３０〜６０分は
ど行なった。

−でしてこの佐、通ｎのリングラフィ技術勿用いて尚１
２１，１２２のパターンと反対のノくターン（溝の部分
に？ｉ丁パターン）紮弔テるホトレジストパターン１７
ケ形成し、それにマスクとしてＳ　Ｌ３Ｎ４膜１６、つ
いで埋込み材料でりる８１０ｇ１５′にエツチング処理
した（第７図）。この場合、埋込み拐木斗である５ｉＯ
ｚ　Ｌ　５のエツチングには、ぶつ酸系のエンチャント
、ＨＦ　：　Ｈ，Ｑ＝１　：　９のふつ醗あるいはＨＦ
　：　ＮＨ，Ｆ＝　１　：　４〜６のふつ化アンモン？
用いた。これらのエッチャントによると、不純物を導入
した部分は導入しない部分になることからも理解芒ハる
ように、エツチング完ｒ時点では、−（ロ）の連続した
エツチング処理にもか〃・わらず、基板１の我曲は前述
したような突起６も快ることなく光分に平坦化石ｉＬる
。Ｃのようなエツチング処理後、マスクとして用いたホ
トレジストパターン１７、ついで露出したＳＬｓＮ４１
６および５ＬｌＮ４１４　ｋエッチし、また必要に応じ
て不純物導入部分子除去丁べ（１，０２１５の表面部分
ヶ軽くエッチすることに裏って、素子間の絶縁分離ケ完
了した（第８図）。

なお、前記ホトレジストパターン１７？ｆ−形疲する場
合、幅の狭い溝１２１の部分については、必ずしもホト
レジスト２残テ必要はないが、ここでほその溝１２１の
上部にもホトレジスト２残アようにした。というのは、
ホトレジストパターン１フケ得るためのホトマスクの製
作上、既存のマスクパターン（ｊ４エツチング用のマス
クパターン）？反転することのみによって容易に製作し
つるからであり、またことのことは次の点によって光分
に実際的であるからである。丁なゎち、ｆ＋／Ｊ　Ｌ　
２１の怖はたとえ１・・よ１〜２μｎＬときわめて狭く
、かつ前述し１こようにこの発明でＱよ不純物導入によ
る増速的エツチング？オリ用しているので、１ｌＬ２１
上のホトレジスト下のサイドエッチが犬きくなり、その
ホトレジストの存在（１平坦化Ｖことって何ら障害とな
らないからである。

また、上述した実施例では埋込み材料として５ｉＯｚｋ
用いているが、それに代えてポリシリコンあるいは有機
絶縁材料など音用いることもできる。たとえば埋込み材
料としてポリシリコン會用いる場合、増速的エツチング
のための不純物導入？利用して、幅の広い溝１２２上に
設ける抵抗の直音調整する工うな応用をな丁こともでき
る。

さらに、上述し几実施例ではバイポーラＩＣの絶縁分離
に適用した場合に述べたが、この発明はＭＯ８工Ｏのア
イソレーションや配線の平坦化など、深さかほぼ一定の
溝あるいは凹部盆平坦化する場合にも適用することかで
きる。

【図面の簡単な説明】

第１図は従来一般の方法？示す断面図、第２図はその方
法における突起の形Ｍ、’ｆ（示す断面図、 第３図はこの発明？説明する之めの醇「面図、第４図〜
第８図μこの発明の一実施例ケチす工程図である。 １．７・・・基板、２１．２２．１２１．１２２・・・
Ｌ３．１５・・・埋込み材料、１５１・・・埋込み材料
の表層部分、４・・・〈はみ、５・・・マスク、８・・
・埋込み層、９・・・エピタキシャル層、１０．１５・
・・Ｓ１０！膜、ｔ　ｔ　、　１４　、　ｔ　ｅ＝−ｓ
ｔ、Ｎ、膜。 第　　１　　図 第　　２　図 ２２　　２／ 第　　３　図 第　　４　　図 第　　５　図 ／ど２　　　　　　　　　　　／ど／

Claims (1)

1. 【特許請求の範囲】 一面に深さよりも幅の方が大きい溝がめり、その溝が溝
   周辺部？含めて埋込極材料に１って埋め込まれている半
   導体基板の表面に平坦化する方法において、次の仏）〜
   （０）の各工＝Ｗ少なくとも言むことｒ特徴とする半導
   体基板表面の平坦化方法。 い）、前記埋込み材料の表面に、溝のパターンに対応し
   ７たマスク？形成する工程。 （Ｂ）、前ｄ［１埋込み材料の衣層部分にイオン打込み
   法によって不純物イオンｒ打ち込み、ついでアニールす
   る゛工程。 （０）、＠！ｅマスクｔエツチングｔｃｙｔするマスク
   として埋込み材料？選択的にエツチングし除去する工程
   。