JPS6161268B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は半導体装置の製造方法に関する。

従来の高集積度Ｎチヤネル型MOS半導体装置
の製造方法を第１図ａ〜ｄにそつて説明する。

Ｐ型半導体基体１の表面を選択的に酸化してフ
イールド酸化膜２を形成し、ゲート酸化膜３を形
成し、ゲート電極として多結晶シリコン４を形成
し、前記フイールド酸化膜２及び多結晶シリコン
４をマスクとしてヒ素をイオン注入してソース．
ドレイン拡散層５ａ，５ｂを形成し、第１図ａに
示す構造を得る。次いで表面に約１μｍの厚さの
リンガラス層６を気相成長法により成長し熱処理
することにより、リンガラス層６の表面の段部、
例えば多結晶シリコン４による段部７を平滑に
し、第１図ｂの構造を得る。次いで公知のフオト
エツチング技術でソース．ドレイン拡散層５ａ，
５ｂに至る開孔部８ａ，８ｂをリンガラス層６、
ゲート酸化膜３を貫通して形成し、第１図ｃに示
す構造を得る。次に、金属配線層１１ａ，１１ｂ
を形成して、第１図ｄに示すようにＮチヤネル型
MOS半導体装置を完成する。

この従来の製造方法によるＮチヤネル型MOS
半導体装置は、ソース．ドレイン拡散層５ａ，５
ｂの不純物としてヒ素を使用しているために、ジ
ヤンクシヨン深さが約0.5μｍと浅く、シヨート
チヤネル型のMOSトランジスタの作成が可能
で、又リンガラス層で表面の平滑化を計つている
為に段部での金属配線層１１ａ，１１ｂの断線が
防止され、良品率の高い、高集積密度の装置が期
待できるが、又一方大きな欠点を有している。

第１の欠点はリンガラス層６及びゲート酸化膜
３を貫通して開孔部８ａ，８ｂを形成している
為、開孔部８ａ，８ｂの寸法がフオトマスクで決
定する寸法よりサイドエツチングのため、はるか
に大きくなる事である。一般にフツ酸系のエツチ
ング液による場合リンガラス層のエツチング速度
はリンを含まない酸化膜のエツチング速度の数倍
速いので、例えば1000Åのゲート酸化膜３をエツ
チングする際にリンガラス層６は１μｍ近いサイ
ドエツチングを受け、リンガラス層６の厚さが約
１μｍの場合リンガラス６のみをエツチングする
際でも約膜厚の量だけのサイドエツチングが起き
るので、トータルのサイドエツチング量は片側で
２μｍにも及ぶ。

この開孔部８ｂのサイドエツチングが、例えば
第１図ｃに示す点線９の位置まで進行すればゲー
ト電極４とソース．ドレイン拡散層５ｂが短絡
し、装置が不良になる。又、第１図ｃに示す点線
１０の位置まで進行すれば、ソース．ドレイン拡
散層５ｂは約0.5μｍの深さしかないので、フイ
ールド酸化膜２とソース．ドレイン拡散層５ｂの
境界の位置で、金属配線層１１ｂを介して短絡が
起り、装置が不良となる。以上の現象を防ぐ為、
第１図に示す従来の製造方法でMOS半導体装置
を製造する場合には、開孔部８ａ，８ｂの設計寸
法を、フオトマスクのずれも含めて、フイールド
酸化膜２の端部及び多結晶シリコン４の端部より
約４μｍ以上も離したソース．ドレイン拡散層内
に設定せねばならず、装置の高密度化に大きな障
害となつていた。

又、第２の欠点はソース．ドレイン拡散層５
ａ，５ｂがヒ素を不純物として使用している為
に、ジヤンクシヨン深さが約0.5μｍと浅く、金
属配線層１１ａ，１１ｂとしてアルミ使用すると
アルミ―シリコン間の合金形成のため、アルミが
ソース．ドレイン拡散層５ａ，５ｂを貫通して、
リーク電流が増大してしまう事である。一般に半
導体基体装置において、アルミは生成の容易さ、
加工性の良さから最、多く使用されている金属配
線材料であるが、以上述べた理由により、第１図
に示す従来の製造方法ではアルミを金属配線材料
として使用する事が不可能で、純粋なアルミのか
わりに例えばシリコンを３％程度ドープしたシリ
コン―アルミを使用せねばならないがこれとて、
生成の設備、工程の複雑さ、加工性の問題があ
り、製造上のコスト高の原因となつていた。

本発明の目的は以上述べた従来の製造方法の欠
点を解決し、高集積度なMOS型半導体装置を、
製造上のコストを抑えて製造することが可能な製
造方法を与えることにある。

本発明によれば半導体基体の表面にリン等の不
純物を含有するガラスを成長する工程と、上記ガ
ラスの表面を選択的に窒化シリコン膜で覆う工程
と、次いで酸化雰囲気中で熱処理することによ
り、上記窒化シリコン膜で覆われていない領域で
は上記ガラスと上記半導体基体の界面に上記半導
体の酸化物を形成し、上記窒化シリコン膜で覆わ
れた領域では、上記ガラスより上記半導体表面に
上記リン等の不純物を拡散して、拡散層を形成す
る工程と、次いで上記窒化シリコン膜を除去する
工程と、次いで上記不純物の拡散層上に表面より
開孔部を設け、上記開孔部を介して、前記半導体
基体表面に配置された金属配線領域と、上記拡散
層との間の電気的接続を形成する工程とを含む半
導体装置の製造方法が得られる。

本発明の一実施例を第２図ａ〜ｇに従つて説明
する。

第２図ａに示す構造は第１図ａに示す構造と全
く同等で、Ｐ型半導体基体２１の表面に選択的に
フイールド酸化膜２２を形成し、次いでゲート酸
化膜２３ゲート電極となる多結晶シリコン２４を
形成し、次に多結晶シリコン２４及びフイールド
酸化膜２２をマスクとして１×10¹⁶cm^-2の密度で
ヒ素をイオン注入してソース．ドレイン拡散層２
５ａ，２５ｂを形成する。ここまでのプロセスは
本発明に直接の影響がないので、現在最も集積度
の高いプロセスとして知られている方法を選んだ
が、他にも種々の異なるプロセスが考えられ、例
えばフイールド酸化膜２２は半導体基体２１の内
側に埋設されていなくてもよいし、ゲート電極２
４の材料は他の金属、例えばモリブデンでもよい
し、ヒ素はイオン注入法ではなく、ヒ素ドーブ
ト・シリカ・フイルムからの拡散で形成されてい
ても構わない。

次いでゲート酸化膜２３の多結晶シリコン２４
で覆われていない部分を除去して第２図ｂの構造
を得る。

次にリン濃度10〜15％のリンガラス２６を約
1.0μｍの厚さで気相成長して、第２図ｃの構造
を得る。気相成長した直後のリンガラス２６は、
下地の凹凸をそのまま反映し、例えば多結晶シリ
コン２４の段部２７では、段の形状が鋭く、この
ままでは後続の工程で金属配線を形成する場合の
断線の原因となる。

次いで電気的接続を表面にとりだす開孔部が必
要部領域に、前記リンガラス２６の表面を覆つ
て、窒化シリコン膜２８ａ，２８ｂを形成し、第
２図ｄの構造を得る。

第２図ｄでは明らかにしなかつたが、窒化シリ
コン膜は配置用の多結晶シリコンへの開孔部が必
要な領域にも同時に形成できる事は当然である。

次いで酸化性雰囲気中で熱処理、例えば950℃
〜1000℃の水蒸気中で30分〜１時間熱処理するこ
とにより、前記リンガラス２６とシリコン基体２
１の界面で窒化シリコン膜２８ａ，２８ｂで覆わ
れていない領域に半導体酸化膜３０ａ，３０ｂ，
３０ｃを形成し、同時に多結晶シリコン２４の周
囲には酸化シリコン膜３１を成長する。又同時
に、リンガラス２６とシリコン基体２１の界面で
窒化シリコン膜２８ａ，２８ｂに覆われた領域で
は酸化性物質が窒化シリコン膜２８ａ，２８ｂに
よりマスクされるために半導体酸化膜が形成され
ず、リンガラス２６からシリコン基体２１内にリ
ンが拡散され、ヒ素によるソース．ドレイン拡散
層２５ａ，２５ｂを貫通して約1.0〜1.5μｍの深
さの拡散層２９ａ，２９ｂが形成される。（第２
図ｅ）又、同時にリンガラス２６の表面は溶融し
て平滑になり、例えば多結晶シリコン２４の段部
３２でも表面の段の形状が滑らかになり、後続の
工程で金属配線層を設ける場合に、断線の危険性
はほとんどなく、次いで窒化シリコン膜２８ａ，
２８ｂを除去し、公知のフオトマスクにより拡散
層２９ａ，２９ｂに達する開孔部３３ａ，３３ｂ
を形成して第２図ｆに示す構造を得る。

次いで金属配線層３４ａ，３４ｂとして例えば
アルミを蒸着、フオトエツチングすることにより
形成して第２図ｇに示す形状のNOS半導体装置
が完成される。

本発明による、製造方法によれば、開孔部３３
ａ，３３ｂを形成する場合のエツチング工程は実
質的に開孔部が拡散層２９ａ，２９ｂに達するま
で行なえばよいのでサイドエツチング量は片側で
リンガラス層２６の膜厚程度におさえられ、約
1.0μｍである。しかもフオトマスクのずれ及び
サイドエツチにより開孔部３３ｂが第２図ｆに示
す点線３５の位置にまで達しても、エツチングは
多結晶シリコン２４表面では酸化シリコン膜３１
で、又ソース．ドレイン拡散層２５ｂの表面では
半導体酸化膜３０ｃでマスクされる為に、開孔部
３３ｂが実質的にシリコン基体２１に達する領域
は、深い拡散層２９ｂにのみ限定される。又、フ
イールド酸化膜２２とソース．ドレイン拡散層２
５ａ，２５ｂとの境界部では窒化シリコン膜を、
２８ａの様に従来のようにソース．ドレイン拡散
層２５ａの内側に設定することももちろん可能
で、この場合は開孔部３３ａのエツチングは半導
体酸化膜３０ａでマスクされるが、２８ｂの様に
フイールド酸化膜２２にかかる様に設定する事も
可能である。後者の場合は開孔部３３ｂのエツチ
ングはフイールド酸化膜２２でマスクされ、拡散
層２９ｂとフイールド酸化膜２２との境界部ま
で、開孔部３３ｂがシリコン基体２１に達する
が、拡散層２９ｂはジヤンクシヨン深さが約1.0
μｍ〜1.5μｍと十分深い為に、拡散層２９ｂと
フイールド酸化膜22との境界部に直接、金属配線
層３４ｂを配置してもリーク電流発生の原因とは
ならない。

又、第２図ｅにおいて、酸化性物質は窒化シリ
コン膜２８ａ，２８ｂの直下に側面より多少回り
こむので、拡散層２９ａ，２９ｂの形状は窒化シ
リコン膜２８ａ，２８ｂの形状よりやや小さくな
る傾向にあり、開孔部３３ａ，３３ｂが実質的に
シリコン基体２１の表面に達する拡散層２９ａ，
２９ｂの領域は必要最小限な面積におさえる事が
できる。

以上を総合するに、本発明によれば、ソース．
ドレイン拡散層２５ａ，２５ｂからの電気的接続
を表面にとりだす為の開孔部３３ａ，３３ｂの形
成に必要な窒化膜２８ａ，２８ｂの設計寸法を、
フオトマスクのずれも考えに入れても、多結晶シ
リコン２４との間隔を約２μｍとする事ができ、
又、フイールド酸化膜２２に対しては間隔を０と
する、或いはオーバラツプする事も可能であり、
従来の製造方法に比して高集積密度を実現する効
果が大である。又、先にのべたように開孔部３３
ａ，３３ｂを形成する際のリンガラス２６のエツ
チングは、拡散層２９ａ，２９ｂに達する時間で
終止すればよいので、たとえ、フオトマスクの位
置がずれても拡散層２９ａ，２９ｂ以外の領域で
は、半導体酸化膜３０ａ，３０ｂ，３０ｃフイー
ルド酸化膜２２、酸化シリコン膜３１でマスクさ
れるために、開孔部３３ａ，３３ｂを形成するた
めのフオトマスクの設計は、窒化シリコン膜２８
ａ，２８ｂと同等、或いはそれより大きくするこ
とができ、マスクの相互間、合わせ精度及びフオ
トレジストの微細パターンの作成が不必要で、製
造上の良品率を向上する事ができる。又、本発明
によれば金属配線層３４ａ，３４ｂが接触する半
導体基体２１の表面は約1.0〜1.5μｍの深さを有
する拡散層２９ａ，２９ｂのみなので、金属配線
層の材料として純粋なアルミを使用しても、アル
ミが拡散層２９ａ，２９ｂを貫通する現象が発生
せずシリコン―アルミ等の工作上不利な金属を使
用する必要がなく、製造コストを下げる事ができ
る。

以上の様に本発明によれば集積度の高い半導体
装置を良品率を高く、製造コストを低く製造する
事が可能である。

【図面の簡単な説明】

第１図ａ〜ｄは従来のＮチヤネル型シリコンゲ
ートMOS半導体装置の製造方法を示す断面図、
第２図ａ〜ｇは本発明による高集積度Ｎチヤネル
型シリコンゲートMOS半導体装置の製造方法を
示す断面図である。 １……半導体基板、２……フイールド酸化膜、
３……ゲート酸化膜、４……多結晶シリコン、６
……リンガラス層。

Claims (1)

1. 【特許請求の範囲】 １ 半導体基体の表面に不純物を含有するガラス
   を成長する工程と、前記ガラスの表面を選択的に
   窒化シリコン膜で覆う工程と、次いで酸化雰囲気
   中で熱処理することにより、前記窒化シリコン膜
   で覆われていない領域では前記ガラス前記半導体
   基体の界面に前記半導体の酸化物を形成し、前記
   窒化シリコン膜で覆われた領域では、前記ガラス
   より前記半導体表面に前記不純物を拡散して、拡
   散層を形成する工程と、次いで前記窒化シリコン
   膜を除去する工程と、次いで前記不純物の拡散層
   上に表面より開孔部を設け、前記開孔部を介し
   て、前記半導体表面に配置された金属配線領域
   と、前記拡散層との間の電気的接続を形成する工
   程とを含むことを特徴とする半導体装置の製造方
   法。 ２ 前記不純物拡散層上の開孔部を形成するのに
   要するフオトマスクの形状が前記窒化シリコン膜
   の形状と実質的に同等、又は前記窒化シリコン膜
   の形状より大きい事を特徴とする特許請求の範囲
   第１項に記載の半導体装置の製造方法。