JPS5935474A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS5935474A JPS5935474A JP14573382A JP14573382A JPS5935474A JP S5935474 A JPS5935474 A JP S5935474A JP 14573382 A JP14573382 A JP 14573382A JP 14573382 A JP14573382 A JP 14573382A JP S5935474 A JPS5935474 A JP S5935474A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、高融点金属Ｍｏ、Ｗ、Ｖ等の硅化物（合金を
含む）をダート電極材料として用いた半導体装置の製造
方法の改良に関する。
含む）をダート電極材料として用いた半導体装置の製造
方法の改良に関する。
近年、多結晶シリコン・ｒ−）電極の代りにＭｏ、Ｗな
ど高融点金屑の硅化物をｒ−）電極とするＭＯ３型半導
体装置が、注目されている。その理由は、上記硅化物が
多結晶シリコンと比べ約１桁以上抵抗が低く、しかも多
結晶シリコンと同様に高温熱処理工程において安定であ
る事にある。
ど高融点金屑の硅化物をｒ−）電極とするＭＯ３型半導
体装置が、注目されている。その理由は、上記硅化物が
多結晶シリコンと比べ約１桁以上抵抗が低く、しかも多
結晶シリコンと同様に高温熱処理工程において安定であ
る事にある。
金属硅化物をダート電極として用いて、セルフアライメ
ントでソース及びドレインを形成する従来のＭＯ８ＦＥ
’ｌ’の製造工程を第１図（ａｌ〜（ｄ）に示す。まず
（、）のように、シリコン基板１１にフィールド酸化膜
１２を形成し、素子領域にダート酸化膜１３を形成する
。そして例えばＭｏの硅化物膜を用いてｆ−）を極１４
を形成し、（ｂ）に示すようにダート酸化膜１３のダー
ト電極１４の部分以外を除去する。次に不純物を導入し
。
ントでソース及びドレインを形成する従来のＭＯ８ＦＥ
’ｌ’の製造工程を第１図（ａｌ〜（ｄ）に示す。まず
（、）のように、シリコン基板１１にフィールド酸化膜
１２を形成し、素子領域にダート酸化膜１３を形成する
。そして例えばＭｏの硅化物膜を用いてｆ−）を極１４
を形成し、（ｂ）に示すようにダート酸化膜１３のダー
ト電極１４の部分以外を除去する。次に不純物を導入し
。
（ｃ）のようにソース１５及びドレイン１６を形成し、
次いで熱酸化を行ってソース１５．ドレイン１６および
ダート電極１４０表面に酸化膜１７を形成する。この（
ｄ）工程の熱酸化ｅｉｙ程で酸化膜を除去する際、図の
よりなケ９−ト電極下の酸化膜の側方エツチングによシ
、ダート電極とソース又は、ドレインとの間の耐圧が劣
化するのを補償するためである。
次いで熱酸化を行ってソース１５．ドレイン１６および
ダート電極１４０表面に酸化膜１７を形成する。この（
ｄ）工程の熱酸化ｅｉｙ程で酸化膜を除去する際、図の
よりなケ９−ト電極下の酸化膜の側方エツチングによシ
、ダート電極とソース又は、ドレインとの間の耐圧が劣
化するのを補償するためである。
ところで、ソース、ドレインに導入した不純物の再拡散
を抑えるために第１図（ｄ）の熱酸化工程は、低温でか
つ酸化速度の大きい酸化が望まれる。Ｍ ｏ ＋Ｗの硅
化物は、安定な酸化を行なうためには、シリコン成分を
過剰にせねばならない。しかしながら酸化物形成後にお
いても、Ｍｏ−８ｉ系又は、Ｗ−８ｉ系での最もＳｔ酸
成分多い安定化合物Ｍｏ Ｓ ｉ ２又は、ＷＳｉ２よ
シ、平均組成がＳｔ過剰な場合には、ｓｉがＭｏ５ｔ
又はＷＳｉ２の結晶粒界に析出し、伝導電子の粒界で
の散乱係数を高め、配線抵抗を増加させる。またＭｏ−
８ｔ系及びｗ−ｓｉ系の組成比とこれら硅化物の比抵抗
の関係は、ＭＯ又はＷ成分が過剰になる根比抵抗が減少
する関係にある。従って配線材料としては、ＭＯ又は、
Ｗの原子比を大きくした方が低抵抗で望ましい。従来の
ようにゲート電極形成後第１図（山のようにダート電極
を裸のまま酸化速度の大きい酸化を行なうと、酸化の速
度に対し、硅化物中からの酸化に寄与するＳｔの供給速
度が遅いため、形成した酸化膜とＭｏ−８１又は、Ｗ−
Ｓｔ膜との界面近くは、Ｍｏ又は、Ｗが過剰となるのが
著しく、ＭＯ又は、Ｗの蒸気圧の高い酸化物Ｍｏ Ｏｓ
又は、ｗｏ３が昇華し、Ｍｏ−８ｔ又は、Ｗ−８ｉ膜が
劣化する。
を抑えるために第１図（ｄ）の熱酸化工程は、低温でか
つ酸化速度の大きい酸化が望まれる。Ｍ ｏ ＋Ｗの硅
化物は、安定な酸化を行なうためには、シリコン成分を
過剰にせねばならない。しかしながら酸化物形成後にお
いても、Ｍｏ−８ｉ系又は、Ｗ−８ｉ系での最もＳｔ酸
成分多い安定化合物Ｍｏ Ｓ ｉ ２又は、ＷＳｉ２よ
シ、平均組成がＳｔ過剰な場合には、ｓｉがＭｏ５ｔ
又はＷＳｉ２の結晶粒界に析出し、伝導電子の粒界で
の散乱係数を高め、配線抵抗を増加させる。またＭｏ−
８ｔ系及びｗ−ｓｉ系の組成比とこれら硅化物の比抵抗
の関係は、ＭＯ又はＷ成分が過剰になる根比抵抗が減少
する関係にある。従って配線材料としては、ＭＯ又は、
Ｗの原子比を大きくした方が低抵抗で望ましい。従来の
ようにゲート電極形成後第１図（山のようにダート電極
を裸のまま酸化速度の大きい酸化を行なうと、酸化の速
度に対し、硅化物中からの酸化に寄与するＳｔの供給速
度が遅いため、形成した酸化膜とＭｏ−８１又は、Ｗ−
Ｓｔ膜との界面近くは、Ｍｏ又は、Ｗが過剰となるのが
著しく、ＭＯ又は、Ｗの蒸気圧の高い酸化物Ｍｏ Ｏｓ
又は、ｗｏ３が昇華し、Ｍｏ−８ｔ又は、Ｗ−８ｉ膜が
劣化する。
本発明は、上記の点に鑑み、高融点金属の硅化物からな
るダート電極の低抵抗化と安定なセルフパシペイション
によるグー）電Ｔｈ、！：ソース及びドレイン領域との
間の１Ｉｌｌｊ圧改善を向った半導体装置の製造方法を
提供するものである。
るダート電極の低抵抗化と安定なセルフパシペイション
によるグー）電Ｔｈ、！：ソース及びドレイン領域との
間の１Ｉｌｌｊ圧改善を向った半導体装置の製造方法を
提供するものである。
一般に、酸化速度は、酸化膜がある程度成縫すれば、酸
化剤の酸化膜中の拡故で律速されるため、酸化膜の厚み
と共に減少する。征って、酸化速度を小さくするために
は、あらかじめ配線上に膜が存在すれば、よい。そこで
本発明では、高融点金属の硅化物膜によりゲート電極を
形成後、全面にＳｉＯ２膜をＣＶＤ法にょシ堆積し、こ
の状態で熱酸化する。
化剤の酸化膜中の拡故で律速されるため、酸化膜の厚み
と共に減少する。征って、酸化速度を小さくするために
は、あらかじめ配線上に膜が存在すれば、よい。そこで
本発明では、高融点金属の硅化物膜によりゲート電極を
形成後、全面にＳｉＯ２膜をＣＶＤ法にょシ堆積し、こ
の状態で熱酸化する。
本発明によれば低抵抗ｒ−）’に極が得られ、またダー
ト電極とソース及びドレイン間の耐圧の改善が行なえる
。
ト電極とソース及びドレイン間の耐圧の改善が行なえる
。
次に本発明を第２図を用いて説明する。第２図（ａ）〜
（ｃ）の工程は従来の第１図（ａ）〜（Ｃ）と変らない
。この後、本実施例では（４１に示すように、ＣＶＤ法
によって全面に５ＩＯ２膜１８を堆積する。
（ｃ）の工程は従来の第１図（ａ）〜（Ｃ）と変らない
。この後、本実施例では（４１に示すように、ＣＶＤ法
によって全面に５ＩＯ２膜１８を堆積する。
そしてこのようにＳ 五〇 ２膜１８で全面をおおった
状態で水蒸気を含む酸化性雰囲気中または高温乾燥酸素
雰囲気中で熱処理して、（ａ）に示すようにグー） 市
ｆ６ｉ １４およびソース、ドレイン１５゜１６０表面
に熱酸化膜１７を形成する１゜本実施例によれば、Ｍｏ
−８ｉ又は、Ｗ−８ｔ原子比、ＣＶＤ −５１０２膜厚
とその後の熱酸化条件を変える事により、ｒ−）電極の
抵抗を低減できる。
状態で水蒸気を含む酸化性雰囲気中または高温乾燥酸素
雰囲気中で熱処理して、（ａ）に示すようにグー） 市
ｆ６ｉ １４およびソース、ドレイン１５゜１６０表面
に熱酸化膜１７を形成する１゜本実施例によれば、Ｍｏ
−８ｉ又は、Ｗ−８ｔ原子比、ＣＶＤ −５１０２膜厚
とその後の熱酸化条件を変える事により、ｒ−）電極の
抵抗を低減できる。
具体的にｈ発明すれば、熱酸化後、ル（ｏ−８１又は、
Ｗ−Ｓｔ電ａｓ ＋＋ｂの比抵抗を６０μΩの以下に低
下さ゛ せる事が可能でおる。また小実施例によれば
１ソース、ドレイン領域に導入した不純物の拡散を抑え
るために低温高速の酸化（例えば、加湿雰囲気酸化）も
可能であシ、これにょノ１．ば、浅イソース、トレイン
拡散層を維持してダート電極の低抵抗化が可能であシ、
１だダート電極とソース又はドレインとの耐圧不良の改
善が可能となる。また、酸化反応が急徴に進行する従来
方法に比較して、硅化物Ｈへ中の原子組成比分布が均一
となるため、エツチング特性も改善される。
Ｗ−Ｓｔ電ａｓ ＋＋ｂの比抵抗を６０μΩの以下に低
下さ゛ せる事が可能でおる。また小実施例によれば
１ソース、ドレイン領域に導入した不純物の拡散を抑え
るために低温高速の酸化（例えば、加湿雰囲気酸化）も
可能であシ、これにょノ１．ば、浅イソース、トレイン
拡散層を維持してダート電極の低抵抗化が可能であシ、
１だダート電極とソース又はドレインとの耐圧不良の改
善が可能となる。また、酸化反応が急徴に進行する従来
方法に比較して、硅化物Ｈへ中の原子組成比分布が均一
となるため、エツチング特性も改善される。
【図面の簡単な説明】
第１図（ａ） 〜（ｄｉは、従来ｃｒ） ｕｏｓ −Ｆ
ＥＴ （７） ｖｐ造工程を示す図、第２図（、）〜（
ｅ）は本発明の一実施例の製造工程を示す図である。 １１・・・シリコン基板、１２・・・フィールド酸化膜
、１３・・・ダート酸化膜、１４・・・ダート電極（高
融点金属硅化物）、１５・・・ソース、１６・・・ドレ
イン、１２・・・熱酸化膜、１８・・・ＣＶＤ −５ｉ
０２膜。
ＥＴ （７） ｖｐ造工程を示す図、第２図（、）〜（
ｅ）は本発明の一実施例の製造工程を示す図である。 １１・・・シリコン基板、１２・・・フィールド酸化膜
、１３・・・ダート酸化膜、１４・・・ダート電極（高
融点金属硅化物）、１５・・・ソース、１６・・・ドレ
イン、１２・・・熱酸化膜、１８・・・ＣＶＤ −５ｉ
０２膜。
Claims (1)
- 半導体基板にダート絶縁膜を介して高融点金属の硅化物
膜からなるｒ−ト電極を形成した後全面にＣＶＤによる
５ｉ０２膜を堆積し、酸化性雰囲気中で熱処理してダー
ト電極およびソース、ドレイン領域表面に熱酸化膜を形
成する工程を有することを特徴とする半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14573382A JPS5935474A (ja) | 1982-08-23 | 1982-08-23 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14573382A JPS5935474A (ja) | 1982-08-23 | 1982-08-23 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5935474A true JPS5935474A (ja) | 1984-02-27 |
Family
ID=15391880
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14573382A Pending JPS5935474A (ja) | 1982-08-23 | 1982-08-23 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5935474A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55154769A (en) * | 1979-05-22 | 1980-12-02 | Nec Corp | Manufacture of semiconductor device |
| JPS56100475A (en) * | 1980-01-16 | 1981-08-12 | Fujitsu Ltd | Manufacture of semiconductor device |
-
1982
- 1982-08-23 JP JP14573382A patent/JPS5935474A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55154769A (en) * | 1979-05-22 | 1980-12-02 | Nec Corp | Manufacture of semiconductor device |
| JPS56100475A (en) * | 1980-01-16 | 1981-08-12 | Fujitsu Ltd | Manufacture of semiconductor device |
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