JPH0227769A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0227769A JPH0227769A JP17791288A JP17791288A JPH0227769A JP H0227769 A JPH0227769 A JP H0227769A JP 17791288 A JP17791288 A JP 17791288A JP 17791288 A JP17791288 A JP 17791288A JP H0227769 A JPH0227769 A JP H0227769A
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Landscapes
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、半導体装置に関し、特にＭＯ３型ジノコン薄
膜トランジスター構造に関する。
膜トランジスター構造に関する。
［従来の技術ｌ
ＬＳＩの集積度の向上につれて、ＭＯＳ型シリコン７４
膜トランジスター技術の重要性がますます高くなってき
ている。
膜トランジスター技術の重要性がますます高くなってき
ている。
従来半導体装置のＭＯ５型シリコン薄膜トランジスター
構造は、第２図にある様にリンやボロンなどの不純物を
注入されたソース領域２０１およびドレイン領域２０２
と、不純物を含まない、もしくは微量の不純物を含むチ
ャネル形成領域２０３が同じ膜厚のシリコン膜からなる
ものであった。
構造は、第２図にある様にリンやボロンなどの不純物を
注入されたソース領域２０１およびドレイン領域２０２
と、不純物を含まない、もしくは微量の不純物を含むチ
ャネル形成領域２０３が同じ膜厚のシリコン膜からなる
ものであった。
〔発明が解決しようとする課題）
ＭＯＳ型シリコン薄膜トランジスターは単結晶上のトラ
ンジスターに比ベソース及びドレイン領域間のリーク電
流が大きく、またＯＮ電流が低いなどの欠点がある。そ
の改善策としてシリコン膜を薄くする方法がある。最近
の一例として”Ｈｉｇｈ Ｐｅｒｆｏｒｍａｎｃｅ
ＳＯＩＭＯＳＦＥＴ Ｕｓｉｎｇ Ｕｌｔｒａ−
ｔｈｉｎ Ｓ。
ンジスターに比ベソース及びドレイン領域間のリーク電
流が大きく、またＯＮ電流が低いなどの欠点がある。そ
の改善策としてシリコン膜を薄くする方法がある。最近
の一例として”Ｈｉｇｈ Ｐｅｒｆｏｒｍａｎｃｅ
ＳＯＩＭＯＳＦＥＴ Ｕｓｉｎｇ Ｕｌｔｒａ−
ｔｈｉｎ Ｓ。
Ｉ Ｆｉｌｍ ：Ｔｏｓｈｉｂａ ＶＬＳＩ
Ｒｅ５ｅｒｃｈ Ｃｅｎｔｅｒ；６４０−ＩＥＤＭ８
７ に開示された技術である。ソース及びドレイン領域
間のリーク電流を小さ（、またＯＮ電流を高くするため
には、シリコン膜の膜厚を薄くすればよい、しかし前述
の従来の技術では、その場合ソース及びドレイン領域の
膜厚も同時に薄くなるのでソース及びドレイン領域の抵
抗値が高くなってしまうという不都合が生じる。またソ
ース及びドレイン領域を形成するには、リンやボロンな
どの不純物を注入すなわちイオン打ち込みをする。その
際、シリコン膜の膜厚が薄いと不純物がシリコン膜を突
き抜けてしまう、その結果、抵抗値が下がらないうλに
その下の別の素子に影響を与える可能性がある。
Ｒｅ５ｅｒｃｈ Ｃｅｎｔｅｒ；６４０−ＩＥＤＭ８
７ に開示された技術である。ソース及びドレイン領域
間のリーク電流を小さ（、またＯＮ電流を高くするため
には、シリコン膜の膜厚を薄くすればよい、しかし前述
の従来の技術では、その場合ソース及びドレイン領域の
膜厚も同時に薄くなるのでソース及びドレイン領域の抵
抗値が高くなってしまうという不都合が生じる。またソ
ース及びドレイン領域を形成するには、リンやボロンな
どの不純物を注入すなわちイオン打ち込みをする。その
際、シリコン膜の膜厚が薄いと不純物がシリコン膜を突
き抜けてしまう、その結果、抵抗値が下がらないうλに
その下の別の素子に影響を与える可能性がある。
以上により、前述の従来の技術では、低い抵抗値を持つ
ソース及びドレイン領域を有し、かつソース及びドレイ
ン領域間のリーク電流が小さく、またＯＮ電流が高い、
ＭＯＳ型シリコン薄膜トランジスターを作ることは困難
であるという問題点を有する。
ソース及びドレイン領域を有し、かつソース及びドレイ
ン領域間のリーク電流が小さく、またＯＮ電流が高い、
ＭＯＳ型シリコン薄膜トランジスターを作ることは困難
であるという問題点を有する。
そこで本発明はこのような間矧点を解決するもので、そ
の目的とするところは、低い抵抗値を持つソースおよび
ドレイン領域を有し、かつソースおよびトレイン領域間
のリーク電流が小さく、またＯＮ電流が高く、他の素子
に影響を与えない、ＭＯＳ型シリコン薄膜トランジスタ
ーを提供するところにある。
の目的とするところは、低い抵抗値を持つソースおよび
ドレイン領域を有し、かつソースおよびトレイン領域間
のリーク電流が小さく、またＯＮ電流が高く、他の素子
に影響を与えない、ＭＯＳ型シリコン薄膜トランジスタ
ーを提供するところにある。
［課題を解決するための手段］
本発明の半導体装置は、（１）半導体基板上に絶縁績を
介して形成されているＭＯＳ型シリコン薄膜トランジス
ターにおいて、ソース領域及びドレイン領域の膜厚がチ
ャネル形成領域の膜厚よりも厚いことを特徴とする。
介して形成されているＭＯＳ型シリコン薄膜トランジス
ターにおいて、ソース領域及びドレイン領域の膜厚がチ
ャネル形成領域の膜厚よりも厚いことを特徴とする。
［実 施 例Ｊ
第１図は本発明の１実施例における半導体装置の断面図
である。１０１は半導体基板、１０２は他の素子と分離
するための絶縁績、１０３はソース領域、１０４はドレ
イン領域、１０５はチャネル形成領域、１０６はゲート
酸化膜、１０７はゲート電極、１０８は他の素子と接続
するための配線、１０９は保護膜である。
である。１０１は半導体基板、１０２は他の素子と分離
するための絶縁績、１０３はソース領域、１０４はドレ
イン領域、１０５はチャネル形成領域、１０６はゲート
酸化膜、１０７はゲート電極、１０８は他の素子と接続
するための配線、１０９は保護膜である。
以下、詳細は、工程をおいながら説明していく［第３図
］、まず第３図（ａ）の如く、半導体基板３０１上に他
の素子と分離するために第一絶縁績３０２を１０００
（オングストローム）形成する。その上に第１多結晶シ
リコン膜を形成する。
］、まず第３図（ａ）の如く、半導体基板３０１上に他
の素子と分離するために第一絶縁績３０２を１０００
（オングストローム）形成する。その上に第１多結晶シ
リコン膜を形成する。
通常モノシランガスを６２０℃で熱分解させ前記第１多
結晶シリコン膜を２０００ （オングストローム）堆積
する。５６０℃で熱分解させたアモルファスシリコン膜
でもよい、そして、前記第１多結晶シリコン膜に不純物
の注入されない領域３０３を残しながら、前記第１多結
晶シリコン膜にソース領域３０４およびドレイン領域３
０５を形成するために、第１不純物イオン打ち込みをす
る。
結晶シリコン膜を２０００ （オングストローム）堆積
する。５６０℃で熱分解させたアモルファスシリコン膜
でもよい、そして、前記第１多結晶シリコン膜に不純物
の注入されない領域３０３を残しながら、前記第１多結
晶シリコン膜にソース領域３０４およびドレイン領域３
０５を形成するために、第１不純物イオン打ち込みをす
る。
前記不純物の注入されない領域３０３を残すために、不
純物注入分布のすそが短いヒ素が望ましい、打ち込みエ
ネルギー３０ｋｅｖ、ＤＯＳＥｆ１６Ｘ１０”ａｍ−”
で前記第１不純物イオン打ち込みをすると、不純物の注
入された領域３０７は約６００（オングストローム）、
前記不純物の注入されない領域３０３は約１４００（オ
ングストローム）になる、つぎに第３図（ｂ）の如く、
チャネル形成領域３０８を形成するために前記チャネル
形成領＋＊３０８上以外にレジストを形成する。
純物注入分布のすそが短いヒ素が望ましい、打ち込みエ
ネルギー３０ｋｅｖ、ＤＯＳＥｆ１６Ｘ１０”ａｍ−”
で前記第１不純物イオン打ち込みをすると、不純物の注
入された領域３０７は約６００（オングストローム）、
前記不純物の注入されない領域３０３は約１４００（オ
ングストローム）になる、つぎに第３図（ｂ）の如く、
チャネル形成領域３０８を形成するために前記チャネル
形成領＋＊３０８上以外にレジストを形成する。
そして等方性イオンエツチングにより前記第１多結晶シ
リコン膜に前記レジストをマスクにして溝を掘りその後
前記レジストを剥離する。溝の深さは、前記不純物の注
入された領域３０７の膜厚よりも深く掘り、かつ前記不
純物の注入されない領域３０３が残るように掘る。すな
わち６００（オングストローム）以上、１９００ （オ
ングストローム）以下の深さの溝を掘る。残した部分が
前記チャネル形成領域３０８になる。
リコン膜に前記レジストをマスクにして溝を掘りその後
前記レジストを剥離する。溝の深さは、前記不純物の注
入された領域３０７の膜厚よりも深く掘り、かつ前記不
純物の注入されない領域３０３が残るように掘る。すな
わち６００（オングストローム）以上、１９００ （オ
ングストローム）以下の深さの溝を掘る。残した部分が
前記チャネル形成領域３０８になる。
つぎに第３図（Ｃ）の如く、前記第１多結晶シリコン膜
の不必要な部分をフォト・エツチングの工程により除去
する。そして９００℃の酸素雰囲気中で熱酸化しゲート
酸化膜３０９を５００（オングストローム）形成する。
の不必要な部分をフォト・エツチングの工程により除去
する。そして９００℃の酸素雰囲気中で熱酸化しゲート
酸化膜３０９を５００（オングストローム）形成する。
そして、ゲート電極３１０を形成するために前記ゲート
酸化膜３０９上に第２多結晶シリコン膜３１１を２００
０ （オングストローム）形成する。そして前記第２多
結晶シリコン膜３１１の抵抗を下げるために、リンまた
はボロンなどを第２不純物イオン打ち込みをする。抵抗
値が十分下がるようにＤＯ５Ｅｆｔ６Ｘ１０”Ｃｍ−”
以上打ち込む。
酸化膜３０９上に第２多結晶シリコン膜３１１を２００
０ （オングストローム）形成する。そして前記第２多
結晶シリコン膜３１１の抵抗を下げるために、リンまた
はボロンなどを第２不純物イオン打ち込みをする。抵抗
値が十分下がるようにＤＯ５Ｅｆｔ６Ｘ１０”Ｃｍ−”
以上打ち込む。
つぎに第３図（ｄ）の如く、前記第２多結晶シリコン１
１３１１の必要な部分を残す様にフォト・エツチングし
て前記ゲート電極３１０を形成しその後、不純物を活性
化するために、熱処理をする。不純物の拡散を最小限に
するため、ハロゲンランプを用い、１０００℃６０秒の
短時間ニールをおこなう、この熱処理により、前記不純
物の注入された領域３０７の不純物が前記不純物の注入
されない領ｔ！ｌ１３０３に拡散していき、前記ソース
領域３０４および前記ドレイン領域３０５となる。
１３１１の必要な部分を残す様にフォト・エツチングし
て前記ゲート電極３１０を形成しその後、不純物を活性
化するために、熱処理をする。不純物の拡散を最小限に
するため、ハロゲンランプを用い、１０００℃６０秒の
短時間ニールをおこなう、この熱処理により、前記不純
物の注入された領域３０７の不純物が前記不純物の注入
されない領ｔ！ｌ１３０３に拡散していき、前記ソース
領域３０４および前記ドレイン領域３０５となる。
つぎに第３図（ｅ）の如く、他の素子と分離するために
、第２絶！１１１３１２として酸化膜を形成する。化学
気相成長法で１０００（オングストローム）以上形成す
る。その後、他の素子と接続するために、フォトエツチ
ングの工程により第２絶縁績３１２にコンタクトホール
を形成する。そして他の素子との配線としてアルミニウ
ムをスパッタし、フォトエツチングの工程により不要な
部分を取り除く。
、第２絶！１１１３１２として酸化膜を形成する。化学
気相成長法で１０００（オングストローム）以上形成す
る。その後、他の素子と接続するために、フォトエツチ
ングの工程により第２絶縁績３１２にコンタクトホール
を形成する。そして他の素子との配線としてアルミニウ
ムをスパッタし、フォトエツチングの工程により不要な
部分を取り除く。
上述の工程を経て、本発明のＭＯＳ型シリコン薄膜トラ
ンジスターが完成する。前記不純物の注入された領域３
０７を形成した後、金属シリサイドを形成して抵抗値を
さげても良い、また本実施例では、ゲート電極に不純物
を注入した多結晶ジノコン膜を用いたが、高融点金属ま
たはそのシリサイドでも良い。
ンジスターが完成する。前記不純物の注入された領域３
０７を形成した後、金属シリサイドを形成して抵抗値を
さげても良い、また本実施例では、ゲート電極に不純物
を注入した多結晶ジノコン膜を用いたが、高融点金属ま
たはそのシリサイドでも良い。
また、微細化のため、前記チャネル形成領域３０８の長
さを短くして使用すると前記チャネル形成領域３０８に
、かかる電界により空乏層が延びて前記ソース領域３０
４ｉ３よび前記ドレイン領域３０５との間に、バンチス
ルーが生ずる。しかし、以上述べた実施例においては、
前記ソース領域３０４および前記ドレイン領域３０５上
と、前記チャネル形成領域３０８との界の不純物濃度は
、薄くなっている。なぜならその界は熱処理により不純
物が拡散したものであるからである。したがって、前記
ソース領域３０４及び前記ドレイン領域３０５にかかる
電界強度が減少し、空乏層が延びにくくなっている。す
なわちバンチスルーが生じにくくなり、より前記チャネ
ル形成領域３０８の長さを短くすることができ、それだ
け微細化が可能である。また電界強度が減少することに
よりホットキャリア効果が減少し信頼性が向上する。
さを短くして使用すると前記チャネル形成領域３０８に
、かかる電界により空乏層が延びて前記ソース領域３０
４ｉ３よび前記ドレイン領域３０５との間に、バンチス
ルーが生ずる。しかし、以上述べた実施例においては、
前記ソース領域３０４および前記ドレイン領域３０５上
と、前記チャネル形成領域３０８との界の不純物濃度は
、薄くなっている。なぜならその界は熱処理により不純
物が拡散したものであるからである。したがって、前記
ソース領域３０４及び前記ドレイン領域３０５にかかる
電界強度が減少し、空乏層が延びにくくなっている。す
なわちバンチスルーが生じにくくなり、より前記チャネ
ル形成領域３０８の長さを短くすることができ、それだ
け微細化が可能である。また電界強度が減少することに
よりホットキャリア効果が減少し信頼性が向上する。
なお、本発明は上述の実施例に限定されず、その骨子を
脱しない範囲で種々変更力５．可能であることはいうま
でもない。
脱しない範囲で種々変更力５．可能であることはいうま
でもない。
［発明の効果１
以上述べたように発明によれば、ＭＯ５型シリコン３Ｉ
ＩＩトランジスターにおいて、ソース領域およびドレイ
ン領域の膜厚がチャネル形成領域の膜厚よりも厚いこと
により下記に列挙する効果が得られ机 （１）ソース領域及びドレイン領域及びチャネル形成領
域が同じ膜厚であった時には、不可能であったソースお
よびドレイン領域間のリーク電流が小さく、またＯＮ電
流が高いＭＯＳ型シリコン薄膜トランジスターを作るこ
とが可能である。
ＩＩトランジスターにおいて、ソース領域およびドレイ
ン領域の膜厚がチャネル形成領域の膜厚よりも厚いこと
により下記に列挙する効果が得られ机 （１）ソース領域及びドレイン領域及びチャネル形成領
域が同じ膜厚であった時には、不可能であったソースお
よびドレイン領域間のリーク電流が小さく、またＯＮ電
流が高いＭＯＳ型シリコン薄膜トランジスターを作るこ
とが可能である。
（２）下の素子に影響を与えない信頼性の高いＭｏＳ型
シリコン薄膜トランジスターを作ることが可能である。
シリコン薄膜トランジスターを作ることが可能である。
第１図は本発明の半導体装置を示す断面図。
第２図は従来の半導体装置を示す断面図。
第３図（ａ）〜（ｅ）は本発明の半導体装置の製造工程
毎の主要断面図。 １０１ ・ １０２ ・ １０３ ・ １０４ ・ １０５ ・ １０６ ・ １０７ ・ １０８ ・ １０９ ・ ２０１ ・ 半導体基板 絶縁績 ソース領域 ドレイン領域 チャネル形成領域 ゲート酸化膜 ゲート電極 配線 保護膜 ソース領域 ２０２ ・ ２０３ ・ ２０４ ・ ２０５ ・ ２０６ ・ ２０７ ・ ２０８ ・ ２０９ ・ ３０１ ・ ３０２ ・ ３０３ ・ ３０４ ・ ３０５ ・ ３０６ ・ ３０７ ・ ３０８ ・ ３０９ ・ ３１０ ・ ３１１ ・ ３１２ ・ ・ドレイン領域 ・チャネル形成領域 ・半導体基板 ・第１絶縁績 ・ゲート酸化膜 ・ゲート電極 ・配線 ・保護膜 ・半導体基板 ・第１絶縁績 ・不純物の注入されない領域 ・ソース領域 ・ドレイン領域 ・不純物イオンビーム ・不純物の注入された領域 ・チャネル形成領域 ・ゲート酸化膜 ・ゲート電極 ・第２多結晶シリコン膜 ・第２絶縁績 ３１３ ・ ・ ・配線
毎の主要断面図。 １０１ ・ １０２ ・ １０３ ・ １０４ ・ １０５ ・ １０６ ・ １０７ ・ １０８ ・ １０９ ・ ２０１ ・ 半導体基板 絶縁績 ソース領域 ドレイン領域 チャネル形成領域 ゲート酸化膜 ゲート電極 配線 保護膜 ソース領域 ２０２ ・ ２０３ ・ ２０４ ・ ２０５ ・ ２０６ ・ ２０７ ・ ２０８ ・ ２０９ ・ ３０１ ・ ３０２ ・ ３０３ ・ ３０４ ・ ３０５ ・ ３０６ ・ ３０７ ・ ３０８ ・ ３０９ ・ ３１０ ・ ３１１ ・ ３１２ ・ ・ドレイン領域 ・チャネル形成領域 ・半導体基板 ・第１絶縁績 ・ゲート酸化膜 ・ゲート電極 ・配線 ・保護膜 ・半導体基板 ・第１絶縁績 ・不純物の注入されない領域 ・ソース領域 ・ドレイン領域 ・不純物イオンビーム ・不純物の注入された領域 ・チャネル形成領域 ・ゲート酸化膜 ・ゲート電極 ・第２多結晶シリコン膜 ・第２絶縁績 ３１３ ・ ・ ・配線
Claims (1)
- （１）半導体基板上に絶縁績を介して形成されているＭ
ＯＳ型シリコン薄膜トランジスターを有する半導体装置
において、ソース領域及びドレイン領域の膜厚がチャネ
ル形成領域の膜厚よりも厚いことを特徴とする半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17791288A JPH0227769A (ja) | 1988-07-15 | 1988-07-15 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17791288A JPH0227769A (ja) | 1988-07-15 | 1988-07-15 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0227769A true JPH0227769A (ja) | 1990-01-30 |
Family
ID=16039234
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17791288A Pending JPH0227769A (ja) | 1988-07-15 | 1988-07-15 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0227769A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5281828A (en) * | 1991-09-20 | 1994-01-25 | Mitsubishi Denki Kabushiki Kaisha | Thin film transistor with reduced leakage current |
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1988
- 1988-07-15 JP JP17791288A patent/JPH0227769A/ja active Pending
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