JP2000196073A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 ゲート絶縁膜や基板のハロゲン元素の濃度プ
ロファイルを最適化することを可能にする。 【解決手段】 第１導電型の半導体基板５１上にゲート
絶縁膜５３を介して形成されたゲート電極５４と、この
ゲート電極の両端に対応した領域に形成されソース・ド
レイン領域となる第２導電型の拡散層５５とを有する半
導体装置の製造方法において、ゲート電極の少なくとも
側面にハロゲン元素を含有する絶縁膜５６を形成する工
程と、この絶縁膜に含まれるハロゲン元素を熱処理によ
ってゲート絶縁膜及び半導体基板の表面領域に導入する
工程とを有する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置の製造
方法に関する。

【０００２】

【従来の技術】近年、ＬＳＩの高性能化・高速化に伴
い、ＭＩＳトランジスタはしだいに微細化してきてお
り、ＭＩＳトランジスタのゲート絶縁膜も急速に薄膜化
してきている。そのため、極薄のゲート絶縁膜を均一か
つ高信頼性で形成する技術が求められている。

【０００３】また、ＥＥＰＲＯＭに代表されるような、
ゲート絶縁膜がトンネル絶縁膜として利用される素子で
は、書き込み及び消去の際に高電界がゲート絶縁膜に印
加される。ゲート絶縁膜に高電界が印加されることによ
り、電界から高いエネルギーを得た電子が絶縁膜を通過
するため、ゲート絶縁膜に対しては高い絶縁破壊耐性が
要求される。

【０００４】このような要求に対し、シリコン酸化膜に
代表されるゲート絶縁膜中にハロゲン元素、特にフッ素
を導入することで、膜質が改善されることが知られてい
る。また、フッ素原子をシリコン／シリコン酸化膜界面
に導入することで、界面準位生成が抑制されることにつ
いても、いくつかのグループから報告されている（例え
ば、Ｙ．Ｎｉｓｈｉｏｋａ ｅｔ ａｌ．，ＩＥＥＥ
Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｌｅｔｔ．１０，ｐ
ｐ．１４１−１４３（１９８９））。さらに、フッ素原
子をシリコン基板中に導入することで、ｐｎ接合の逆方
向リーク電流を抑制できるという報告もある。

【０００５】フッ素のゲート絶縁膜や基板への導入方法
としては、ゲート電極中にフッ素をイオン注入し、この
フッ素を熱拡散によってゲート絶縁膜や基板に導入する
方法が知られている。

【０００６】しかしながら、ゲート電極からゲート絶縁
膜や基板にフッ素を導入する方法では、ゲート電極下の
ゲート絶縁膜や基板中のフッ素濃度、特にトランジスタ
のチャネル長方向のフッ素濃度が均一化したものとな
り、ゲート絶縁膜や基板のフッ素濃度のチャネル長方向
のプロファイルを制御することができない。一般に、界
面準位抑制に最適なフッ素濃度とｐｎ接合の逆方向リー
ク電流抑制に最適なフッ素濃度とは同一ではない、すな
わち、ゲート電極の中央付近に対応した領域とゲート電
極の端部付近に対応した領域とでは最適なフッ素濃度が
異なっている（中央付近のフッ素濃度よりも端部付近の
フッ素濃度を高くした方がよい）。したがって、チャネ
ル長方向のフッ素濃度プロファイルの制御ができない
と、素子全体として信頼性の高い素子を作製することが
困難になるという問題がある。

【０００７】また、フッ素イオンをイオン注入によって
ゲート電極に導入する場合、原料ガス例えばＢＦ₃ ガス
を電気的に分解した後、質量分離によりフッ素イオンを
取り出し、このフッ素イオンをイオン注入することにな
る。しかしながら、通常の生産ラインで使用されている
イオン注入装置では、フッ素イオンを十分に取り出すこ
とができない。したがって、フッ素のイオン注入工程に
長時間を要し、生産性が低下してしまうという問題があ
る。また、フッ素イオンを質量分離すること自体も、フ
ッ素イオンとＯＨ₃ ⁺イオンなどとの質量差が僅かである
ことから、困難である。

【０００８】

【発明が解決しようとする課題】以上述べたように、フ
ッ素等のハロゲン元素をゲート電極からゲート絶縁膜や
基板中に導入する方法では、ゲート絶縁膜や基板のハロ
ゲン元素の濃度プロファイルを制御することができず、
素子全体として信頼性の高い素子を作製することが困難
になるという問題があった。

【０００９】また、フッ素等のハロゲン元素をイオン注
入によってゲート電極に導入する場合、ハロゲン元素イ
オンを十分に取り出すことができず、イオン注入工程に
長時間を費やすという問題があった。

【００１０】本発明は上記従来の課題に対してなされた
ものであり、ゲート絶縁膜や基板のハロゲン元素の濃度
プロファイルを最適化することが可能な半導体層装置の
製造方法を提供することを第１の目的とする。

【００１１】また、イオン注入の際にハロゲン元素イオ
ンを十分に取り出すことができ、イオン注入工程の時間
を短縮することが可能な半導体層装置の製造方法を提供
することを第２の目的とする。

【００１２】

【課題を解決するための手段】本発明に係る半導体装置
の製造方法は、第１導電型の半導体基板上にゲート絶縁
膜を介して形成されたゲート電極と、このゲート電極の
両端に対応した領域に形成されソース・ドレイン領域と
なる第２導電型の拡散層とを有する半導体装置の製造方
法において、ゲート電極の少なくとも側面にハロゲン元
素を含有する絶縁膜を形成する工程と、この絶縁膜に含
まれるハロゲン元素を熱処理によってゲート絶縁膜及び
半導体基板の表面領域に導入する工程とを有することを
特徴とする（発明Ａとする）。

【００１３】ハロゲン元素としては、代表的にはフッ素
をあげることができる。また、ゲート絶縁膜としては、
代表的にはシリコン酸化膜（ＳｉＯ₂ ）をあげることが
できるが、シリコン窒化膜（ＳｉＮ）やシリコン窒化酸
化膜（ＳｉＯＮ）等を用いることも可能である。

【００１４】ゲート電極の少なくとも側面にハロゲン元
素を含む絶縁膜を形成する方法としては、ゲート電極の
少なくとも側面に形成された絶縁膜にハロゲン元素をイ
オン注入する方法、ゲート電極の少なくとも側面に絶縁
膜を形成する際にハロゲン元素を含むガスを成膜雰囲気
に導入する方法、などがあげられる。

【００１５】本発明によれば、ゲート電極の少なくとも
側面（ゲート電極の周囲）に形成された絶縁膜からハロ
ゲン元素をゲート絶縁膜及びゲート絶縁膜下の半導体基
板の表面領域に導入するので、ゲート電極の中央付近に
対応した領域よりもゲート電極の端部付近に対応した領
域により多くのハロゲン元素を導入することができる。
すなわち、トランジスタのチャネル長方向において、中
央部よりも端部の方がハロゲン元素の割合が多い濃度プ
ロファイルを得ることができる。したがって、ゲート電
極の端部付近に対応した領域のハロゲン元素濃度を高く
することができることから、ｐｎ接合の逆方向リーク電
流を抑制することができるとともに、ゲート電極の端部
付近に対応した領域よりも中央部に対応した領域のハロ
ゲン元素濃度を低くすることができることから、界面準
位の生成も効果的に抑制することができる。

【００１６】また、本願発明者は、ゲート酸化膜の絶縁
破壊及びストレスリーク電流に関して、その起源及び機
構について詳細に検討した。その結果、ゲート酸化膜の
絶縁破壊機構及びストレスリーク電流の生成機構は、２
種類の共通の機構に支配されていることが明らかになっ
た。第１の機構は、ゲート酸化膜中に注入された電子が
膜中のＳｉ−Ｈ結合を切断することによって生じたシリ
コンのダングリングボンド（≡Ｓｉ・）が原因となるも
のであり、第２の機構は、膜中の弱い歪んだＳｉ−Ｏ結
合が切断されて生じたダングリングボンド（≡Ｓｉ・）
が原因となるものである。

【００１７】ゲート酸化膜の絶縁破壊は、ダングリング
ボンド（≡Ｓｉ・）に正孔がトラップされてできた３価
のシリコン原子（≡Ｓｉ⁺ ）が、シリコン基板からゲー
ト電極まで連結した際に、この連結部が電子のリークパ
スとなって絶縁破壊が起こる。一方、ストレスリーク電
流は、ゲート酸化膜のほぼ中心に位置するダングリング
ボンド（≡Ｓｉ・）が、電子がトンネリングする際の
“飛び石”として作用することによって起こる。従っ
て、ゲート酸化膜厚の膜厚方向の全領域にわたってダン
グリングボンド（≡Ｓｉ・）が生じないようにすること
が重要である。また、Ｓｉ−Ｈ結合量と弱い歪んだＳｉ
−Ｏ結合量は独立に決定されているのではなくて、相互
に比例関係を持って膜中に存在していることもわかっ
た。

【００１８】以上のことから、ダングリングボンド（≡
Ｓｉ・）をフッ素等のハロゲン元素で終端させることに
より、信頼性の高いゲート酸化膜を得ることが可能であ
る。ただし、ハロゲン元素の導入量が多すぎると逆にゲ
ート酸化膜の信頼性が低下してしまうため、ダングリン
グボンドを終端させるためのハロゲン元素の濃度につい
ても最適値が存在する。一方、すでに述べたように、ｐ
ｎ接合の逆方向リーク電流を抑制する観点からは、ゲー
ト電極の端部付近に対応した領域のハロゲン元素濃度を
多くすることが好ましい。

【００１９】本発明によれば、ゲート電極の端部付近に
対応した領域により多くのハロゲン元素を導入すること
ができるので、ｐｎ接合の逆方向リーク電流を抑制でき
ると同時に、ダングリングボンドを終端させるためのハ
ロゲン元素の濃度の最適化も達成することが可能であ
り、ゲート絶縁膜の絶縁破壊耐性の向上とストレス誘起
電流生成耐性の向上も実現することができる。

【００２０】本発明に係る半導体装置の製造方法は、第
１導電型の半導体基板上にゲート絶縁膜を介して形成さ
れたゲート電極と、このゲート電極の両端に対応した領
域に形成されソース・ドレイン領域となる第２導電型の
拡散層とを有する半導体装置の製造方法において、ゲー
ト電極にハロゲン元素化合物を導入する工程と、このゲ
ート電極に導入されたハロゲン元素化合物に含まれるハ
ロゲン元素を熱処理によって少なくともゲート絶縁膜に
導入する工程とを有することを特徴とする（発明Ｂとす
る）。

【００２１】前記ハロゲン元素化合物は、イオン注入に
よってゲート電極に導入することが好ましい。また、前
記ハロゲン元素化合物は、ドナー又はアクセプタとなる
不純物元素とハロゲン元素とを含む化合物であることが
好ましい。さらに、前記ハロゲン元素化合物は、１分子
中に２以上のハロゲン元素が含まれた化合物であること
が好ましい。

【００２２】本発明によれば、ゲート電極にはハロゲン
元素化合物の形でハロゲン元素が導入される。したがっ
て、イオン注入の際に、ハロゲン元素化合物を分解した
り、質量分離によってフッ素イオンのみを取り出すとい
った処理が不要になり、イオン注入工程を従来よりも短
い時間で行うことができる。また、ゲート電極に導入さ
れたハロゲン元素化合物は、熱処理によってハロゲン元
素単体としてゲート絶縁膜に導入することができる。し
たがって、ゲート絶縁膜の膜質が改善される等、すでに
述べたようにＭＩＳ型半導体素子の特性や信頼性を向上
させることができる。

【００２３】また、ハロゲン元素化合物としてドナー又
はアクセプタとなる不純物元素とハロゲン元素とを含む
化合物を用いることにより、ソース・ドレイン領域やポ
リシリコンゲートへの不純物の導入も同時に行うことが
可能となる。また、ハロゲン元素化合物として１分子中
に２以上のハロゲン元素が含まれた化合物を用いること
により、効率的にハロゲン元素をゲート電極に導入する
ことができる。

【００２４】

【発明の実施の形態】以下、本発明の実施形態を図面を
参照して説明する。

【００２５】（実施形態１）図１は、第１の実施形態に
係るＭＩＳトランジスタの断面構成を示した図である。

【００２６】５１はｐ型シリコン基板、５２は素子分離
領域、５３はフッ素を含んだゲート絶縁膜、５４はポリ
シリコンからなるゲート電極、５５はｎ型不純物が導入
された拡散層（ソース・ドレイン領域）である。５６は
ゲート電極５４の側壁の周囲に形成されたフッ素を含む
絶縁膜（例えばＣＶＤシリコン酸化膜等）であり、この
絶縁膜５６からの熱拡散によってゲート絶縁膜５３中に
フッ素原子が導入される。したがって、ゲート絶縁膜５
３及びゲート絶縁膜５３との界面近傍のシリコン基板５
１には、ゲート電極５４の中央付近に対応した領域より
もゲート電極５４の端部付近に対応した領域により多く
のハロゲン元素が導入されている。５７は層間絶縁膜
（ＣＶＤシリコン酸化膜等）であり、この層間絶縁膜５
７に設けられたコンタクト孔を介して、ゲート電極５４
及びソース・ドレイン領域５５にＡｌ配線５８が接続さ
れている。

【００２７】次に、図２を参照して、図１に示したよう
な構造を有するＭＯＳトランジスタの第１の製造方法に
ついて、主としてシリコン酸化膜５６からゲート絶縁膜
５３及びシリコン基板５１にフッ素を導入する工程を中
心に説明する。

【００２８】まず、面方位（１００）、比抵抗４〜６Ω
ｃｍのｐ型シリコン基板５１上に、反応性イオンエッチ
ングにより素子分離のための溝を形成する。続いて、例
えばＬＰ−ＴＥＯＳ膜を溝に埋め込むことにより、素子
分離領域５２を形成する（図２（ａ））。

【００２９】次に、例えば７５０℃、１気圧において、
酸素ガスと水素ガスの混合ガス中にシリコン基板５１を
晒して、シリコン酸化膜を形成する。さらに、例えば９
００℃において、窒素ガスで１０％に希釈した一酸化窒
素ガス（ＮＯ）或いは一酸化二窒素ガス（Ｎ₂ Ｏ）中に
シリコン酸化膜を晒すことにより、シリコン酸化膜中に
窒素原子が導入されたゲート絶縁膜５３を形成する（図
２（ｂ））。

【００３０】次に、化学気相成長法によってポリシリコ
ン膜を全面に堆積し、このポリシリコン膜をパターニン
グしてゲート電極５４を形成する。続いて、例えば４５
０℃、圧力１０ｍＴｏｒｒ〜１気圧において、窒素ガス
で希釈したＳｉＨ₄ ガスとＮＨ₃ ガスの混合ガスを用い
て、例えば５０〜２０００ÅのＣＶＤシリコン窒化膜５
６を堆積する。その後、加速電圧１０〜５０ｋｅＶ、ド
ーズ量１×１０¹³〜１×１０¹⁶ｃｍ^-2で、フッ素イオン
を全面に注入する。さらに、例えば３００〜８５０℃の
温度で、１〜６０分間、基板を窒素ガス雰囲気中に晒
し、ＣＶＤシリコン窒化膜５６に注入されたフッ素原子
をｐ型シリコン基板５１及びシリコン絶縁膜５３中に導
入する（図２（ｃ））。

【００３１】以後の工程は、通常のＭＯＳトランジスタ
の製造工程と同様である。すなわち、例えば加速電圧２
０ｋｅＶ、ドーズ量１×１０¹⁵ｃｍ^-2で砒素のイオン注
入を行い、ソース領域・ドレイン領域を形成する。続い
て、化学気相成長法によって全面に層間絶縁膜となるＣ
ＶＤシリコン酸化膜を堆積し、この層間絶縁膜にコンタ
クト孔を開口する。続いて、スパッタ法によって全面に
Ａｌ膜を堆積し、このＡｌ膜を反応性イオンエッチング
によってパターニングすることにより、図１に示したよ
うな構造を有するＭＯＳトランジスタが完成する。

【００３２】次に、図３を参照して、図１に示したよう
な構造を有するＭＯＳトランジスタの第２の製造方法に
ついて説明する。

【００３３】まず、面方位（１００）、比抵抗４〜６Ω
ｃｍのｐ型シリコン基板５１上に、反応性イオンエッチ
ングにより素子分離のための溝を形成する。続いて、例
えばＬＰ−ＴＥＯＳ膜を溝に埋め込むことにより、素子
分離領域５２を形成する（図３（ａ））。

【００３４】次に、例えば７５０℃、１気圧において、
酸素ガスと水素ガスの混合ガス中にシリコン基板５１を
晒して、シリコン酸化膜を形成する。さらに、例えば９
００℃において、窒素ガスで１０％に希釈した一酸化窒
素ガス（ＮＯ）或いは一酸化二窒素ガス（Ｎ₂ Ｏ）中に
シリコン酸化膜を晒すことにより、シリコン酸化膜中に
窒素原子が導入されたゲート絶縁膜５３を形成する（図
３（ｂ））。

【００３５】次に、化学気相成長法によってポリシリコ
ン膜を全面に堆積し、このポリシリコン膜をパターニン
グしてゲート電極５４を形成する。続いて、例えば６０
０〜１０００℃、圧力１０ｍＴｏｒｒ〜１気圧におい
て、酸素ガスとＮＦ₃ ガスの混合ガス中に基板を晒し
て、ゲート電極５４の周囲に膜厚１０〜２００Åのフッ
素を含んだシリコン酸化膜５６ａを形成する。続いて、
例えば４５０℃、圧力１０ｍＴｏｒｒ〜１気圧におい
て、窒素ガスで希釈したＳｉＨ₄ ガスとＮＨ₃ ガスの混
合ガスを用いて、例えば５０〜２０００ÅのＣＶＤシリ
コン窒化膜５６ｂを堆積する。さらに、例えば３００〜
８５０℃の温度で、１〜６０分間、基板を窒素ガス雰囲
気中に晒し、シリコン酸化膜５６ａからフッ素原子をｐ
型シリコン基板５１及びシリコン絶縁膜５３中に導入す
る（図３（ｃ））。

【００３６】以後、図２で説明したのと同様の工程を経
ることにより、図１に示したような構造を有するＭＯＳ
トランジスタが完成する。

【００３７】なお、本実施形態において、ゲート電極の
周囲にフッ素を含んだシリコン絶縁膜を形成する方法
は、上述した例に限定されるものではない。例えば、７
５０〜１０５０℃で、酸素ガス及び水素ガスにＮＦ₃ な
どのハロゲン化物を添加した混合ガス雰囲気にゲート電
極を晒し、ゲート電極となるポリシリコン膜の表面を酸
化してもよい。また、ポリシリコン膜からなるゲート電
極の周囲に、窒素ガスで希釈したＳｉＨ₄ ガス及びＮＨ
₃ ガスの混合ガス、或いは、酸素ガス、水素ガス及びＮ
Ｆ₃ ガスの混合ガスを用いて、フッ素含有シリコン膜を
形成してもよい。さらに、ポリシリコン膜からなるゲー
ト電極の周囲に、ＳｉＨ₄ガスとＮＦ₃ ガスの混合ガス
を用いて、フッ素含有シリコン窒化膜を形成してもよ
い。

【００３８】また、図４に示すように、ゲート電極５４
の側壁にフッ素濃度の異なるシリコン絶縁膜５６ｃ〜５
６ｆを積層させ、これらの積層膜からフッ素をゲート絶
縁膜５３及びシリコン基板５１に導入するようにしても
よい。フッ素濃度を５６ｃから５６ｆの順に高くするこ
とにより、ゲート電極端部近傍のフッ素プロファイルを
点線で示すように変化させることができる。

【００３９】以上述べたように、本実施形態では、ゲー
ト電極の周囲に形成された絶縁膜からフッ素をゲート絶
縁膜及びゲート絶縁膜との界面近傍のシリコン基板に導
入することにより、ゲート電極の中央付近に対応した領
域よりもゲート電極の端部付近に対応した領域により多
くのハロゲン元素を導入することができる。したがっ
て、絶縁膜中のフッ素濃度或いはフッ素を拡散させる際
の熱処理条件を適当に制御することにより、所望のフッ
素濃度及びフッ素プロファイルを有するゲート絶縁膜及
びチャネル領域の形成を行うことが可能となる。

【００４０】（実施形態２）次に、本発明の第２の実施
形態に係るＭＩＳトランジスタの製造方法について説明
する。

【００４１】図５（ａ）〜図７（ｌ）は、本実施形態の
第１の製造工程例を示した工程断面図である。

【００４２】まず、例えば面方位（１００）、比抵抗４
〜６Ωｃｍのｎ型シリコン基板１を用意し、このｎ型シ
リコン基板の表面に通常の選択酸化法によって厚さ０．
６μｍ程度の素子分離絶縁膜２を形成する。続いて、ｐ
型ドーパントを高加速エネルギーで選択的にイオン注入
し、さらに高温で熱処理することでウエル領域３を形成
する（図５（ａ））。

【００４３】次に、熱酸化によって厚さ３〜８ｎｍのゲ
ート絶縁膜（シリコン酸化膜）４を形成し、さらにゲー
ト電極として厚さ２００ｎｍの多結晶シリコン膜５を形
成する（図５（ｂ））。

【００４４】次に、レジストマスク８ａを用いて、ｐチ
ャネルＭＯＳＦＥＴを形成しようとする領域のゲート部
及びｎチャネルＭＯＳＦＥＴを形成しようとする領域の
全面をマスクする。続いて、反応性イオンエッチング法
により多結晶シリコン膜をエッチングして、ｐチャネル
ＭＯＳＦＥＴ領域のゲート電極５ａを形成する（図５
（ｃ））。

【００４５】次に、レジストマスクを除去した後、ＢＦ
₂ イオン６を例えば加速電圧３０ｋｅＶで５×１０¹⁴ｃ
ｍ^-2イオン注入し、ｐチャネルＭＯＳＦＥＴ側に拡散層
領域１０ａを形成する。このとき、ｐチャネルＭＯＳＦ
ＥＴの多結晶シリコン膜及びｎチャネルＭＯＳＦＥＴ領
域の多結晶シリコン膜中にもＢＦ₂ イオンが注入される
（図５（ｄ））。

【００４６】次に、レジストマスク８ｂを用いて、ｎチ
ャネルＭＯＳＦＥＴを形成しようとする領域のゲート部
及びｐチャネルＭＯＳＦＥＴを形成しようとする領域の
全面をマスクする。続いて、反応性イオンエッチング法
により多結晶シリコン膜をエッチングして、ｎチャネル
ＭＯＳＦＥＴ領域のゲート電極５ｂを形成する（図６
（ｅ））。

【００４７】次に、レジストマスク８ｂを除去した後、
再度ｐチャネル領域のみレジスト８ｃでマスクする。続
いて、全面に砒素イオン又はリンイオン７を、例えば加
速電圧３０ｋｅＶで１×１０¹⁵ｃｍ^-2イオン注入し、ｎ
チャネルＭＯＳＦＥＴ側に拡散層領域１０ｂを形成す
る。このとき、ｎチャネルＭＯＳＦＥＴ領域の多結晶シ
リコン膜５ｂ中にも上記イオンが注入される（図６
（ｆ））。

【００４８】次に、ＬＰ−ＣＶＤ法を用いて、ゲート電
極５ａ及び５ｂの側壁に、厚さ１０ｎｍ程度のシリコン
窒化膜からなる側壁絶縁膜１２を形成する。この側壁絶
縁膜は、例えば全面に厚さ１０ｎｍのシリコン窒化膜を
ＣＶＤ法により堆積した後、異方性ドライエッチングす
ることによって得られる（図６（ｇ））。

【００４９】次に、レジストマスク８ｄを用いてｎチャ
ネルＭＯＳＦＥＴ領域をマスクし、硼素イオン９を例え
ば加速電圧２０ｋｅＶで３×１０¹⁵ｃｍ^-2イオン注入
し、ｐ型のソース・ドレイン拡散層１１ａを形成する。
このとき、ｐチャネルＭＯＳＦＥＴ領域の多結晶シリコ
ン膜５ａ中にも硼素イオンが注入される。このイオン注
入工程では、上述したＢＦ₂ のイオン注入工程の際に、
多結晶シリコン表面及び基板表面がアモルファス化する
ので、硼素イオンの飛程を小さくできる（図６
（ｈ））。

【００５０】次に、ｐチャネルＭＯＳＦＥＴ領域をレジ
スト８ｅでマスクし、砒素イオン又はリンイオン７を、
例えば５０ｋｅＶで３×１０¹⁵ｃｍ^-2イオン注入し、ｎ
型のソース・ドレイン拡散層１１ｂを形成する。このと
き、ｎチャネルＭＯＳＦＥＴ領域の多結晶シリコン膜５
ｂ中にも上記イオンが注入される。レジストマスクを除
去した後、基板を窒素雰囲気中で９５０℃、１分間熱処
理し、各ゲート電極中のドーパント及びソース・ドレイ
ン拡散層中のドーパントを活性化させる。このとき、各
ゲート電極５ａ及び５ｂ中にＢＦ₂ イオンとして注入さ
れたフッ素は、熱処理によって各ゲート酸化膜４中に拡
散する（図７（ｉ））。

【００５１】次に、全面に厚さ２５ｎｍのチタン薄膜、
厚さ５０ｎｍのチタンナイトライド薄膜をスパッタ法に
より順次堆積する。続いて、窒素雰囲気中、７００℃で
１分間の熱処理を行い、チタン薄膜をすべて多結晶シリ
コン（ゲート電極）及びシリコン基板と反応させ、ゲー
ト電極及びソース・ドレイン拡散層領域上にのみチタン
シリサイド膜１３を形成する。その後、例えばフッ化水
素酸の水溶液、硫酸と過酸化水素の混合溶液によって、
チタンナイトライド膜１３及び絶縁膜上の未反応のチタ
ン薄膜を剥離する（図７（ｊ））。

【００５２】次に、層間絶縁膜として全面に厚さ３００
ｎｍのシリコン酸化膜１４をＣＶＤ法により堆積した
後、異方性ドライエッチングによりシリコン酸化膜にコ
ンタクトホール１５を開口する（図７（ｋ））。

【００５３】次に、シリコンと銅をそれぞれ例えば０．
５％ずつ含有する厚さ８００ｎｍのアルミニウム膜を形
成した後、これをパターニングしてゲート電極及びソー
ス・ドレイン拡散層に接続される配線１６を形成する。
その後、４５０℃で１５分間、水素を１０％含む窒素雰
囲気で熱処理する（図７（ｌ））。

【００５４】なお、本例ではフッ素をゲート電極中に導
入するのに用いたイオン種をＢＦ₂としているが、これ
に限定されるものではなく、例えばシリコンのフッ化物
イオン、砒素やリンのフッ化物イオン、或いはフッ素を
含有する砒素やリンの化合物イオンを用いてもよい（以
下の他の製造工程例でも同様）。

【００５５】図８（ａ）〜図１１（ｍ）は、本実施形態
の第２の製造工程例を示した工程断面図である。

【００５６】まず、例えば面方位（１００）、比抵抗４
〜６Ωｃｍのｎ型シリコン基板１を用意し、このｎ型シ
リコン基板の表面に通常の選択酸化法によって厚さ０．
６μｍ程度の素子分離絶縁膜２を形成する。続いて、ｐ
型ドーパントを高加速エネルギーで選択的にイオン注入
し、さらに高温で熱処理することでウエル領域３を形成
する（図８（ａ））。

【００５７】次に、熱酸化によって厚さ３〜８ｎｍのゲ
ート絶縁膜（シリコン酸化膜）４を形成し、さらにゲー
ト電極として厚さ２００ｎｍの多結晶シリコン膜５を形
成する（図８（ｂ））。

【００５８】次に、シリコン基板全面にＢＦ₂ イオン６
を、例えば３０ｋｅＶでドーズ量５×１０¹⁴ｃｍ^-2イオ
ン注入する。その後、窒素雰囲気中で例えば８５０℃、
３０分間熱処理を行う。このとき、多結晶シリコン中に
ＢＦ₂ イオンとして注入されたフッ素は、ゲート酸化膜
４中に熱拡散する（図８（ｃ））。

【００５９】次に、レジストマスク８ａを用いて、ｐチ
ャネルＭＯＳＦＥＴを形成しようとする領域のゲート部
及びｎチャネルＭＯＳＦＥＴを形成しようとする領域の
全面をマスクする。続いて、反応性イオンエッチング法
により多結晶シリコン膜をエッチングして、ｐチャネル
ＭＯＳＦＥＴ領域のゲート電極５ａを形成する（図８
（ｄ））。

【００６０】次に、ＢＦ₂ イオン６を例えば加速電圧３
０ｋｅＶで５×１０¹⁴ｃｍ^-2イオン注入することによ
り、ｐチャネルＭＯＳＦＥＴ側に拡散層領域１０ａを形
成する（図９（ｅ））。

【００６１】次に、レジストマスクを除去した後、ｎチ
ャネルＭＯＳＦＥＴのゲート部及びｐチャネルＭＯＳＦ
ＥＴ領域の全面をレジストマスク８ｂで覆う。続いて、
反応イオンエッチング法により多結晶シリコン膜をエッ
チングして、ｎチャネルＭＯＳＦＥＴ領域のゲート電極
５ｂを形成する（図９（ｆ））。

【００６２】次に、レジストマスクを除去した後、再度
ｐチャネル領域のみをレジスト８ｃでマスクする。続い
て、全面に砒素イオン又はリンイオン７を、例えば加速
電圧３０ｋｅＶで１×１０¹⁵ｃｍ^-2イオン注入し、ｎチ
ャネルＭＯＳＦＥＴ側に拡散層領域１０ｂを形成する。
このとき、ｎチャネルＭＯＳＦＥＴ領域の多結晶シリコ
ン膜５ｂ中にも上記イオンが注入される（図９
（ｇ））。

【００６３】次に、ＬＰ−ＣＶＤ法を用いて厚さ１０ｎ
ｍ程度のシリコン窒化膜からなる側壁絶縁膜１２を形成
する（図１０（ｈ））。

【００６４】次に、レジストマスク８ｄを用いて、ｎチ
ャネルＭＯＳＦＥＴ領域をマスクする。続いて、硼素イ
オン９を、例えば加速電圧２０ｋｅＶで、３×１０¹⁵ｃ
ｍ^-2イオン注入し、ｐ型のソース・ドレイン拡散層１１
ａを形成する。このとき、ｐチャネルＭＯＳＦＥＴ領域
の多結晶シリコン膜５ａ中にも硼素イオンが注入され
る。このイオン注入工程では、上述したＢＦ₂ のイオン
注入工程の際に、多結晶シリコン表面及び基板表面がア
モルファス化するので、硼素イオンの飛程を小さくでき
る（図１０（ｉ））。

【００６５】次に、ｐチャネルＭＯＳＦＥＴ領域をレジ
スト８ｅでマスクし、続いて砒素イオン又はリンイオン
７を、例えば４０ｋｅＶで、３×１０¹⁵ｃｍ^-2イオン注
入し、ｎ型のソース・ドレイン拡散層１１ｂを形成す
る。このとき、ｎチャネルＭＯＳＦＥＴ領域の多結晶シ
リコン膜５ｂ中にも上記イオンが注入される。次に、基
板を窒素雰囲気中で９５０℃、１分間熱処理し、各ゲー
ト電極中のドーパント及び各ソース・ドレイン拡散層中
のドーパントを活性化させる。このとき、各ゲート電極
５ａ及び５ｂ中にＢＦ₂ イオンとして注入されたフッ素
は、熱処理によって各ゲート酸化膜中に拡散する（図１
０（ｊ））。

【００６６】次に、全面に厚さ２５ｎｍのチタン薄膜、
厚さ５０ｎｍのチタンナイトライド薄膜をスパッタ法に
より順次堆積する。続いて、窒素雰囲気中、７００℃で
１分間の熱処理を行い、チタン薄膜をすべて多結晶シリ
コン（ゲート電極）及びシリコン基板と反応させ、ゲー
ト電極及びソース・ドレイン拡散層領域上にのみチタン
シリサイド膜１３を形成する。その後、例えばフッ化水
素酸の水溶液、硫酸と過酸化水素の混合溶液によって、
チタンナイトライド膜１３及び絶縁膜上の未反応のチタ
ン薄膜を剥離する（図１１（ｋ））。

【００６７】次に、層間絶縁膜として全面に厚さ３００
ｎｍのシリコン酸化膜１４をＣＶＤ法により堆積した
後、異方性ドライエッチングによりシリコン酸化膜にコ
ンタクトホール１５を開口する（図１１（ｌ））。

【００６８】次に、シリコンと銅をそれぞれ例えば０．
５％ずつ含有する厚さ８００ｎｍのアルミニウム膜を形
成した後、これをパターニングしてゲート電極及びソー
ス・ドレイン拡散層に接続される配線１６を形成する。
その後、４５０℃で１５分間、水素を１０％含む窒素雰
囲気で熱処理する（図１１（ｍ））。

【００６９】なお、本例ではフッ素をゲート電極中に導
入するのに用いたイオン種をＢＦ₂としているが、これ
に限定されるものではなく、例えばシリコンのフッ化物
イオン、砒素やリンのフッ化物イオン、或いはフッ素を
含有する砒素やリンの化合物イオンを用いてもよい。ま
た、ｐチャネルＭＯＳＦＥＴ領域の拡散層１０ａの形成
にＢＦ₂ イオンを用いたが、硼素を低加速電圧、例えば
５ｋｅＶでイオン注入してもよい。この場合、ソース・
ドレイン拡散層から過剰なフッ素がゲート酸化膜中に導
入されないため、高い信頼性のゲート酸化膜を得ること
ができる。

【００７０】図１２（ａ）〜図１４（ｋ）は、本実施形
態の第３の製造工程例を示した工程断面図である。

【００７１】まず、例えば面方位（１００）、比抵抗４
〜６Ωｃｍのｎ型シリコン基板１を用意し、このｎ型シ
リコン基板の表面に通常の選択酸化法によって厚さ０．
６μｍ程度の素子分離絶縁膜２を形成する。続いて、ｐ
型ドーパントを高加速エネルギーで選択的にイオン注入
し、さらに高温で熱処理することでウエル領域３を形成
する（図１２（ａ））。

【００７２】次に、熱酸化によって厚さ３〜８ｎｍのゲ
ート絶縁膜（シリコン酸化膜）４を形成し、さらにゲー
ト電極として厚さ２００ｎｍの多結晶シリコン膜５を形
成する（図１２（ｂ））。

【００７３】次に、レジストマスク（図示せず）を用い
て、反応性イオンエッチング法により多結晶シリコン膜
をエッチングし、ｎチャネル及びｐチャネルＭＯＳＦＥ
Ｔのゲート電極５ａ及び５ｂを形成する（図１２
（ｃ））。

【００７４】次に、基板全面にＢＦ₂ イオン６を、例え
ば３０ｋｅＶでドーズ量５×１０¹⁴ｃｍ^-2イオン注入す
る。その後、窒素雰囲気中において例えば８５０℃で３
０分間熱処理を行う。このとき、多結晶シリコン膜中に
ＢＦ₂ イオンとして注入されたフッ素は、ゲート酸化膜
４中に熱拡散する。また、このとき熱処理を行わず、後
の工程でゲート電極の多結晶シリコン中のドーパント及
びソース・ドレイン拡散層のドーパントを活性化するた
めの熱処理と同時に熱拡散を行ってもよい（図１２
（ｄ））。

【００７５】次に、レジストマスク８ａを用いてｐチャ
ネルＭＯＳＦＥＴ領域をマスクする。続いて、砒素イオ
ン或いはリンイオン７を、例えば加速電圧３０ｋｅＶで
１×１０¹⁵ｃｍ^-2イオン注入し、ｎチャネルＭＯＳＦＥ
Ｔ側に拡散層領域１０ｂを形成する。このとき、ｎチャ
ネルＭＯＳＦＥＴのゲート電極中にも上記イオンが注入
される（図１３（ｅ））。

【００７６】次に、ＬＰ−ＣＶＤ法を用いて、各ゲート
電極の側壁に厚さ１０ｎｍ程度のシリコン窒化膜からな
る側壁絶縁膜１２を形成する（図１３（ｆ））。

【００７７】次に、レジストマスク８ｂを用いて、ｎチ
ャネルＭＯＳＦＥＴ領域をマスクする。続いて、硼素イ
オン９を例えば加速１０ｋｅＶで５×１０¹⁵ｃｍ^-2イオ
ン注入し、ｐチャネルＭＯＳＦＥＴ側に拡散層領域１１
ａを形成する。このとき、ｐチャネルＭＯＳＦＥＴのゲ
ート電極中にも硼素イオンが注入される（図１３
（ｇ））。

【００７８】次に、レジストマスク８ｂを除去した後、
レジストマスク８ｃを用いてｐチャネルＭＯＳＦＥＴ領
域をマスクする。続いて、砒素イオン又はリンイオン７
を、例えば加速電圧３０ｋｅＶで５×１０¹⁵ｃｍ^-2イオ
ン注入し、ｎチャネルＭＯＳＦＥＴ側に拡散層領域１１
ｂを形成する。このとき、ｎチャネルＭＯＳＦＥＴのゲ
ート電極中にも上記イオンが注入される。次に、レジス
トを剥離した後、基板を窒素雰囲気中で９５０℃、１分
間熱処理し、各ゲート電極５ａ及び５ｂ中のドーパント
及び各ソース・ドレイン拡散層中のドーパントを活性化
させる。このとき、各ゲート電極中にＢＦ₂ イオンとし
て注入されたフッ素は、熱処理によって各ゲート酸化膜
中に拡散する（図１３（ｈ））。

【００７９】次に、全面に厚さ２５ｎｍのチタン薄膜、
厚さ５０ｎｍのチタンナイトライド薄膜をスパッタ法に
より順次堆積する。続いて、窒素雰囲気中、７００℃で
１分間の熱処理を行い、チタン薄膜をすべて多結晶シリ
コン（ゲート電極）及びシリコン基板と反応させ、ゲー
ト電極及びソース・ドレイン拡散層領域上にのみチタン
シリサイド膜１３を形成する。その後、例えばフッ化水
素酸の水溶液、硫酸と過酸化水素の混合溶液によって、
チタンナイトライド膜１３及び絶縁膜上の未反応のチタ
ン薄膜を剥離する（図１４（ｉ））。

【００８０】次に、層間絶縁膜として全面に厚さ３００
ｎｍのシリコン酸化膜１４をＣＶＤ法により堆積した
後、異方性ドライエッチングによりシリコン酸化膜にコ
ンタクトホール１５を開口する（図１４（ｊ））。

【００８１】次に、シリコンと銅をそれぞれ例えば０．
５％ずつ含有する厚さ８００ｎｍのアルミニウム膜を形
成した後、これをパターニングしてゲート電極及びソー
ス・ドレイン拡散層に接続される配線１６を形成する。
その後、４５０℃で１５分間、水素を１０％含む窒素雰
囲気で熱処理する（図１４（ｋ））。

【００８２】図１５（ａ）〜図１７（ｉ）は、本実施形
態の第４の製造工程例を示した工程断面図である。

【００８３】まず、例えば面方位（１００）、比抵抗４
〜６Ωｃｍのｎ型シリコン基板１を用意し、このｎ型シ
リコン基板の表面に通常の選択酸化法によって厚さ０．
６μｍ程度の素子分離絶縁膜２を形成する。続いて、ｐ
型ドーパントを高加速エネルギーで選択的にイオン注入
し、さらに高温で熱処理することでウエル領域３を形成
する。（図１５（ａ））。

【００８４】次に、熱酸化によって厚さ３〜８ｎｍのゲ
ート絶縁膜（シリコン酸化膜）４を形成し、さらにゲー
ト電極として厚さ２００ｎｍの多結晶シリコン膜５を形
成する（図１５（ｂ））。

【００８５】次に、レジストマスク８ａを用いて、ｐチ
ャネルＭＯＳＦＥＴを形成しようとする領域をマスク
し、砒素又はリンイオン７をイオン注入する（図１５
（ｃ））。このとき、砒素或いはリンイオンはｎチャネ
ルＭＯＳＦＥＴ形成領域の多結晶シリコン膜５にのみ注
入される。

【００８６】次に、レジスト膜を除去した後、基板全面
にＢＦ₂ イオン６を、例えば３０ｋｅＶでドーズ量５×
１０¹⁴ｃｍ^-2イオン注入する。その後、窒素雰囲気中に
おいて、例えば８５０℃で３０分間熱処理を行う。この
とき、多結晶シリコン膜５中にＢＦ₂ イオンとして注入
されたフッ素は、ゲート酸化膜中に熱拡散する。また、
このとき熱処理を行わず、後の工程でゲート電極となる
多結晶シリコン膜中のドーパント及びソース・ドレイン
拡散層中のドーパントを活性化する熱処理工程で熱拡散
を行ってもよい（図１６（ｄ））。

【００８７】次に、レジストマスク８ｂを用いてｎチャ
ネルＭＯＳＦＥＴ領域をマスクする。続いて、硼素イオ
ン９を例えば加速電圧１０ｋｅＶで３×１０¹⁵ｃｍ^-2イ
オン注入する（図１６（ｅ））。

【００８８】次に、レジスト８ｃでゲート部をマスク
し、反応性イオンエッチング法により多結晶シリコン膜
をエッチングし、ゲート電極５ａ及び５ｂを形成する
（図１６（ｆ））。

【００８９】次に、ゲート電極の側壁に厚さ１０ｎｍ程
度のシリコン窒化膜からなる側壁絶縁膜１２を形成する
とともに、ｐチャネル及びｎチャネルＭＯＳＦＥＴのそ
れぞれのソース・ドレイン拡散層１０ａ、１１ａ及び１
０ｂ、１１ｂを形成する（図１７（ｇ））。

【００９０】次に、層間絶縁膜として全面に厚さ３００
ｎｍのシリコン酸化膜１４をＣＶＤ法により堆積した
後、異方性ドライエッチングによりシリコン酸化膜にコ
ンタクトホール１５を開口する（図１７（ｈ））。

【００９１】次に、シリコンと銅をそれぞれ例えば０．
５％ずつ含有する厚さ８００ｎｍのアルミニウム膜を形
成した後、これをパターニングしてゲート電極及びソー
ス・ドレイン拡散層に接続される配線１６を形成する。
その後、４５０℃で１５分間、水素を１０％含む窒素雰
囲気で熱処理する（図１７（ｉ））。

【００９２】図１８（ａ）〜図２０（ｊ）は、本実施形
態の第５の製造工程例を示した工程断面図である。

【００９３】まず、例えば面方位（１００）、比抵抗４
〜６Ωｃｍのｎ型シリコン基板１を用意し、このｎ型シ
リコン基板の表面に通常の選択酸化法によって厚さ０．
６μｍ程度の素子分離絶縁膜２を形成する。続いて、ｐ
型ドーパントを高加速エネルギーで選択的にイオン注入
し、さらに高温で熱処理することでウエル領域３を形成
する（図１８（ａ））。

【００９４】次に、熱酸化によって厚さ３〜８ｎｍのゲ
ート絶縁膜（シリコン酸化膜）４を形成し、さらにゲー
ト電極として厚さ２００ｎｍの多結晶シリコン膜５を形
成する（図１８（ｂ））。

【００９５】次に、レジストマスク８ａを用いて、ｐチ
ャネルＭＯＳＦＥＴを形成しようとする領域をマスク
し、砒素又はリンイオン７をイオン注入する。このと
き、砒素又はリンイオン７はｎチャネルＭＯＳＦＥＴ形
成領域の多結晶シリコン膜５にのみ注入される（図１８
（ｃ））。

【００９６】次に、レジストマスクを除去した後、レジ
ストマスク８ｂを用いてｎチャネルＭＯＳＦＥＴ形成領
域をマスクし、全面に硼素イオン９を例えば３×１０¹⁵
ｃｍ^-2イオン注入する（図１８（ｄ））。

【００９７】次に、反応性イオンエッチング法で多結晶
シリコン膜をエッチングし、ｎチャネル及びｐチャネル
ＭＯＳＦＥＴ領域のゲート電極５ａ及び５ｂを形成す
る。続いて、レジストマスク８ｃでｐチャネルＭＯＳＦ
ＥＴ領域のみマスクし、砒素又はリンイオン７をイオン
注入して、ｎ型のソース・ドレイン拡散層１０ｂを形成
する。このとき、ｎチャネルＭＯＳＦＥＴ領域のゲート
電極５ｂにも上記イオンが注入される（図１９
（ｅ））。

【００９８】次に、レジストマスクを除去した後、全面
にＢＦ₂ イオン６を、例えば３０ｋｅＶでドーズ量５×
１０¹⁴ｃｍ^-2イオン注入する。その後、窒素雰囲気中に
おいて例えば８５０℃で３０分間熱処理を行う。このと
き、各ゲート電極５ａ及び５ｂにＢＦ₂ イオンとして注
入されたフッ素は、ゲート酸化膜中に熱拡散する。ま
た、このとき熱処理を行わず、後の工程でゲート電極と
なる多結晶シリコン中のドーパント及びソース・ドレイ
ン拡散層のドーパントを活性化する熱処理と同時に熱拡
散を行ってもよい（図１９（ｆ））。

【００９９】次に、各ゲート電極の側壁に厚さ１０ｎｍ
程度のシリコン窒化膜からなる側壁絶縁膜１２を形成す
る。さらに、ｐチャネルＭＯＳＦＥＴ領域にレジストマ
スク８ｄを形成し、ｎチャネルＭＯＳＦＥＴのソース・
ドレイン拡散層１１ｂを砒素又はリンイオン７のイオン
注入で形成する（図１９（ｇ））。

【０１００】次に、ｎチャネルＭＯＳＦＥＴ領域にレジ
ストマスク８ｅを形成し、ｐチャネルＭＯＳＦＥＴのソ
ース・ドレイン拡散層１１ａを硼素イオン９のイオン注
入で形成する（図２０（ｈ））。

【０１０１】次に、層間絶縁膜として全面に厚さ３００
ｎｍのシリコン酸化膜１４をＣＶＤ法により堆積した
後、異方性ドライエッチングによりシリコン酸化膜にコ
ンタクトホール１５を開口する（図２０（ｉ））。

【０１０２】次に、シリコンと銅をそれぞれ例えば０．
５％ずつ含有する厚さ８００ｎｍのアルミニウム膜を形
成した後、これをパターニングしてゲート電極及びソー
ス・ドレイン拡散層に接続される配線１６を形成する。
その後、４５０℃で１５分間、水素を１０％含む窒素雰
囲気で熱処理する（図２０（ｊ））。

【０１０３】なお、以上説明した第１〜第５の製造工程
例では、ｎチャネルＭＯＳＦＥＴのゲート電極にはｐ型
不純物（硼素）も含有されることになるが、ｎ型不純物
（リン又は砒素）の濃度がｐ型不純物の濃度よりも高く
なるようにｎ型不純物のイオン注入量を調整すればよ
い。

【０１０４】図２１（ａ）〜図２２（ｈ）は、本実施形
態の第６の製造工程例を示した工程断面図である。

【０１０５】まず、例えば面方位（１００）、比抵抗４
〜６Ωｃｍのｎ型シリコン基板１を用意し、このｎ型シ
リコン基板の表面に通常の選択酸化法によって厚さ０．
６μｍ程度の素子分離絶縁膜２を形成する。続いて、ｐ
型ドーパントを高加速エネルギーで選択的にイオン注入
し、さらに高温で熱処理することでウエル領域３を形成
する（図２１（ａ））。

【０１０６】次に、熱酸化によって厚さ３〜８ｎｍのゲ
ート絶縁膜（シリコン酸化膜）４を形成し、さらにゲー
ト電極として厚さ２００ｎｍの多結晶シリコン膜５を形
成する。この多結晶シリコン膜５中には、ｎ型導電性不
純物としてリン又は砒素が含まれている。これは、多結
晶シリコン膜５の形成時にリン又は砒素を含んだ化合物
ガスを添加することによって得られる。例えば、シラン
ガス（ＳｉＨ₄ ）にホスフィンガス（ＰＨ₃ ）或いはア
ルシンガス（ＡｓＨ₃ ）を混合させ、加熱したシリコン
基板に供給すればよい。また、多結晶シリコン膜を形成
した後にリン又は砒素を添加するようにしてもよい。例
えば、多結晶シリコン膜を堆積した後にオキシ塩化リン
（ＰＯＣｌ₃ ）を用いてリンを拡散させる方法や、イオ
ン注入法によってリンイオンや砒素イオンを導入する方
法を用いればよい（図２１（ｂ））。

【０１０７】次に、レジストマスク（図示せず）を用い
て、ｐチャネルＭＯＳＦＥＴを形成しようとする領域の
ゲート部及びｎチャネルＭＯＳＦＥＴを形成しようとす
る領域の全面をマスクする。続いて、反応性イオンエッ
チング法により多結晶シリコン膜をエッチングして、ｐ
チャネルＭＯＳＦＥＴ領域のゲート電極５ａを形成す
る。次に、レジストマスクを除去した後、ＢＦ₂ イオン
６を例えば加速電圧３０ｋｅＶで５×１０¹⁴ｃｍ^-2イオ
ン注入し、ｐチャネルＭＯＳＦＥＴ側に拡散層領域１０
ａを形成する。このとき、ｐチャネルＭＯＳＦＥＴの多
結晶シリコン膜５ａ中にもＢＦ₂ イオンが注入される
（図２１（ｃ））。

【０１０８】次に、レジストマスク８ａを用いて、ｎチ
ャネルＭＯＳＦＥＴを形成しようとする領域のゲート部
及びｐチャネルＭＯＳＦＥＴを形成しようとする領域の
全面をマスクする。続いて、反応性イオンエッチング法
により多結晶シリコン膜をエッチングして、ｎチャネル
ＭＯＳＦＥＴ領域のゲート電極５ｂを形成する。続い
て、砒素イオン又はリンイオン７を、例えば加速電圧３
０ｋｅＶで１×１０¹⁵ｃｍ^-2イオン注入し、ｎチャネル
ＭＯＳＦＥＴ側に拡散層領域１０ｂを形成する。（図２
１（ｄ））。

【０１０９】次に、ＬＰ−ＣＶＤ法を用いて、ゲート電
極５ａ及び５ｂの側壁に、厚さ１０ｎｍ程度のシリコン
窒化膜からなる側壁絶縁膜１２を形成する。この側壁絶
縁膜は、例えば全面に厚さ１０ｎｍのシリコン窒化膜を
ＣＶＤ法により堆積した後、異方性ドライエッチングす
ることによって得られる。次に、レジストマスク８ｂを
用いてｎチャネルＭＯＳＦＥＴ領域をマスクし、硼素イ
オン９を例えば加速電圧２０ｋｅＶで３×１０¹⁵ｃｍ^-2
イオン注入し、ｐ型のソース・ドレイン拡散層１１ａを
形成する。このとき、ｐチャネルＭＯＳＦＥＴ領域の多
結晶シリコン膜５ａ中にも硼素イオンが注入される。こ
のイオン注入工程では、上述したＢＦ₂ のイオン注入工
程の際に、多結晶シリコン表面及び基板表面がアモルフ
ァス化するので、硼素イオンの飛程を小さくできる（図
２２（ｅ））。

【０１１０】次に、ｐチャネルＭＯＳＦＥＴ領域をレジ
スト８ｃでマスクし、砒素イオン又はリンイオン７を、
例えば５０ｋｅＶで３×１０¹⁵ｃｍ^-2イオン注入し、ｎ
型のソース・ドレイン拡散層１１ｂを形成する。このと
き、ｎチャネルＭＯＳＦＥＴ領域の多結晶シリコン膜５
ｂ中にも上記イオンが注入される。レジストマスクを除
去した後、基板を窒素雰囲気中で９５０℃、１分間熱処
理し、各ゲート電極中のドーパント及びソース・ドレイ
ン拡散層中のドーパントを活性化させる。このとき、各
ゲート電極５ａ及び５ｂ中にＢＦ₂ イオンとして注入さ
れたフッ素は、熱処理によって各ゲート酸化膜４中に拡
散する（図２２（ｆ））。

【０１１１】次に、層間絶縁膜として全面に厚さ３００
ｎｍのシリコン酸化膜１４をＣＶＤ法により堆積した
後、異方性ドライエッチングによりシリコン酸化膜にコ
ンタクトホール１５を開口する（図２２（ｇ））。

【０１１２】次に、シリコンと銅をそれぞれ例えば０．
５％ずつ含有する厚さ８００ｎｍのアルミニウム膜を形
成した後、これをパターニングしてゲート電極及びソー
ス・ドレイン拡散層に接続される配線１６を形成する。
その後、４５０℃で１５分間、水素を１０％含む窒素雰
囲気で熱処理する（図２２（ｈ））。

【０１１３】以上説明した第６の製造工程例では、ｎチ
ャネルＭＯＳＦＥＴのゲート電極にはｐ型不純物（硼
素）も含有されることになるが、ｎ型不純物（リン又は
砒素）の濃度がｐ型不純物の濃度よりも高くなるように
ｎ型不純物のイオン注入量を調整すればよい。また、ｐ
チャネルＭＯＳＦＥＴのゲート電極にはｎ型不純物（リ
ン又は砒素）も含有されることになるが、ｐ型不純物
（硼素）の濃度がｎ型不純物の濃度よりも高くなるよう
にｐ型不純物のイオン注入量を調整すればよい。

【０１１４】なお、本実施形態では、ゲート絶縁膜とし
てシリコン熱酸化膜を例にあげたが、これに限定される
ものではなく、窒素を含有するシリコン酸化膜、シリコ
ン窒化膜でもよい。また、熱酸化のみならず、マイクロ
波やレーザーで活性化した酸素を用いて形成された酸化
膜等を用いてもよく、さらに高誘電体膜を用いてもよ
い。

【０１１５】以上、本発明の実施形態を説明したが、本
発明は上記実施形態に限定されるものではなく、その趣
旨を逸脱しない範囲内において種々変形して実施するこ
とが可能である。

【０１１６】

【発明の効果】本発明によれば、ゲート電極の中央付近
に対応した領域よりもゲート電極の端部付近に対応した
領域により多くのハロゲン元素を導入することができる
ので、ｐｎ接合の逆方向リーク電流の抑制及び界面準位
の抑制を効果的に行うことができ、さらに、ゲート絶縁
膜の絶縁破壊耐性の向上やストレス誘起電流生成耐性の
向上もはかることができる。

【０１１７】また、本発明によれば、ゲート電極にハロ
ゲン元素化合物の形でハロゲン元素を導入することによ
り、イオン注入の際に、ハロゲン元素化合物を分解した
り、質量分離によってフッ素イオンのみを取り出すとい
った処理が不要になり、イオン注入工程を短い時間で行
うことが可能となる。したがって、ゲート絶縁膜の膜質
の改善等、特性や信頼性に優れた半導体素子を生産性よ
く作製することが可能となる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態に係るＭＩＳトランジ
スタの断面構成を示した図。

【図２】本発明の第１の実施形態に係るＭＩＳトランジ
スタの第１の製造方法例について示した工程断面図。

【図３】本発明の第１の実施形態に係るＭＩＳトランジ
スタの第２の製造方法例について示した工程断面図。

【図４】本発明の第１の実施形態に係るＭＩＳトランジ
スタのその他の製造方法例について示した図。

【図５】本発明の第２の実施形態に係るＭＩＳトランジ
スタの第１の製造方法例について示した工程断面図。

【図６】本発明の第２の実施形態に係るＭＩＳトランジ
スタの第１の製造方法例について示した工程断面図。

【図７】本発明の第２の実施形態に係るＭＩＳトランジ
スタの第１の製造方法例について示した工程断面図。

【図８】本発明の第２の実施形態に係るＭＩＳトランジ
スタの第２の製造方法例について示した工程断面図。

【図９】本発明の第２の実施形態に係るＭＩＳトランジ
スタの第２の製造方法例について示した工程断面図。

【図１０】本発明の第２の実施形態に係るＭＩＳトラン
ジスタの第２の製造方法例について示した工程断面図。

【図１１】本発明の第２の実施形態に係るＭＩＳトラン
ジスタの第２の製造方法例について示した工程断面図。

【図１２】本発明の第２の実施形態に係るＭＩＳトラン
ジスタの第３の製造方法例について示した工程断面図。

【図１３】本発明の第２の実施形態に係るＭＩＳトラン
ジスタの第３の製造方法例について示した工程断面図。

【図１４】本発明の第２の実施形態に係るＭＩＳトラン
ジスタの第３の製造方法例について示した工程断面図。

【図１５】本発明の第２の実施形態に係るＭＩＳトラン
ジスタの第４の製造方法例について示した工程断面図。

【図１６】本発明の第２の実施形態に係るＭＩＳトラン
ジスタの第４の製造方法例について示した工程断面図。

【図１７】本発明の第２の実施形態に係るＭＩＳトラン
ジスタの第４の製造方法例について示した工程断面図。

【図１８】本発明の第２の実施形態に係るＭＩＳトラン
ジスタの第５の製造方法例について示した工程断面図。

【図１９】本発明の第２の実施形態に係るＭＩＳトラン
ジスタの第５の製造方法例について示した工程断面図。

【図２０】本発明の第２の実施形態に係るＭＩＳトラン
ジスタの第５の製造方法例について示した工程断面図。

【図２１】本発明の第２の実施形態に係るＭＩＳトラン
ジスタの第６の製造方法例について示した工程断面図。

【図２２】本発明の第２の実施形態に係るＭＩＳトラン
ジスタの第６の製造方法例について示した工程断面図。

【符号の説明】

１、５１…シリコン基板 ２、５２…素子分離領域 ３…ウエル領域 ４、５３…ゲート絶縁膜 ５…ポリシリコン膜 ５ａ、５ｂ、５４…ゲート電極 ６…ＢＦ₂ イオン ７…砒素又はリンイオン ８ａ〜８ｅ…レジストマスク ９…硼素イオン １０ａ、１０ｂ、１１ａ、１１ｂ、５５…拡散層（ソー
ス・ドレイン領域） １２…側壁絶縁膜 １３…シリサイド膜 １４、５７…層間絶縁膜 １５…コンタクトホール １６、５８…配線 ５６、５６ａ〜５６ｆ…フッ素を含む絶縁膜

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/336 Ｈ０１Ｌ 29/78 ３０１Ｓ Ｆターム(参考） 4M104 AA01 BB01 BB25 CC05 DD04 DD37 DD43 DD64 DD79 DD82 DD91 DD92 FF14 GG08 GG09 GG10 GG16 HH20 5F040 DA19 DC01 DC10 EC07 EC13 ED03 EF02 EF11 FA03 FA05 FA07 FA10 FC02 FC11 FC15 FC19 FC21 5F048 AA07 AC03 BA01 BB06 BB07 BB08 BB09 BB11 BC06 BF02 BF06 BF07 DA27

Claims (3)

【特許請求の範囲】
1. 【請求項１】第１導電型の半導体基板上にゲート絶縁膜
   を介して形成されたゲート電極と、このゲート電極の両
   端に対応した領域に形成されソース・ドレイン領域とな
   る第２導電型の拡散層とを有する半導体装置の製造方法
   において、ゲート電極の少なくとも側面にハロゲン元素
   を含有する絶縁膜を形成する工程と、この絶縁膜に含ま
   れるハロゲン元素を熱処理によってゲート絶縁膜及び半
   導体基板の表面領域に導入する工程とを有することを特
   徴とする半導体装置の製造方法。
2. 【請求項２】第１導電型の半導体基板上にゲート絶縁膜
   を介して形成されたゲート電極と、このゲート電極の両
   端に対応した領域に形成されソース・ドレイン領域とな
   る第２導電型の拡散層とを有する半導体装置の製造方法
   において、ゲート電極にハロゲン元素化合物を導入する
   工程と、このゲート電極に導入されたハロゲン元素化合
   物に含まれるハロゲン元素を熱処理によって少なくとも
   ゲート絶縁膜に導入する工程とを有することを特徴とす
   る半導体装置の製造方法。
3. 【請求項３】前記ハロゲン元素化合物は、ドナー又はア
   クセプタとなる不純物元素とハロゲン元素とを含む化合
   物であることを特徴とする請求項２に記載の半導体装置
   の製造方法。