JP2944595B2 - Ｐ＋多結晶シリコンゲートを備える金属酸化物半導体トランジスタの製造方法 - Google Patents
Ｐ＋多結晶シリコンゲートを備える金属酸化物半導体トランジスタの製造方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は、トランジスタの製
造方法に関し、特に、ＢＦ2 を利用することにより、ケ
イ化タングステンを透過してＰ＋多結晶シリコンゲート
を備えた金属酸化物半導体トランジスタを形成する製造
方法に関するものである。
造方法に関し、特に、ＢＦ2 を利用することにより、ケ
イ化タングステンを透過してＰ＋多結晶シリコンゲート
を備えた金属酸化物半導体トランジスタを形成する製造
方法に関するものである。
【０００２】
【従来の技術】半導体技術の進展によりチップ上におけ
る集積回路の密度は著しく向上してきたが、そのうち、
金属酸化物半導体（ＭＯＳ）トランジスタは、ソースお
よびドレイン間を電流が流れるチャネル動作素子を備え
るとともに、ゲート電圧によりデバイスのオン・オフを
制御するものであって、ｐチャネルデバイスについて言
えば多数キャリアは正孔であるので、ゲートが逆方向バ
イアスとなって、ゲートが一定のしきい値電圧に達する
とデバイスが導通を開始するものである。
る集積回路の密度は著しく向上してきたが、そのうち、
金属酸化物半導体（ＭＯＳ）トランジスタは、ソースお
よびドレイン間を電流が流れるチャネル動作素子を備え
るとともに、ゲート電圧によりデバイスのオン・オフを
制御するものであって、ｐチャネルデバイスについて言
えば多数キャリアは正孔であるので、ゲートが逆方向バ
イアスとなって、ゲートが一定のしきい値電圧に達する
とデバイスが導通を開始するものである。
【０００３】多結晶シリコンは、一般にゲートを構成す
る物質として採用されており、通常は化学気相堆積法に
よる多結晶シリコン形成時にホウ素を拡散させることに
よってその電気抵抗を低下させるようにしており、半導
体産業にとって非常に重要なものである。
る物質として採用されており、通常は化学気相堆積法に
よる多結晶シリコン形成時にホウ素を拡散させることに
よってその電気抵抗を低下させるようにしており、半導
体産業にとって非常に重要なものである。
【０００４】
【発明が解決しようとする課題】ｐチャネルデバイス
は、ホウ素の注入を利用してしきい値電圧を調整するも
のであり、ＰＭＯＳの製造過程において、ゲート酸化膜
が薄くなり過ぎた場合にはＰ＋多結晶シリコンゲートの
しきい値電圧が制御しにくいものとなってしまう。例え
ばゲート酸化膜が１２５Åよりも薄く、しかも後工程に
おいて９００℃で３０分間のイオン注入後の熱処理を行
った場合には、ホウ素イオンがゲート酸化膜に侵入（pe
netrate） するという問題が発生してしまう。
は、ホウ素の注入を利用してしきい値電圧を調整するも
のであり、ＰＭＯＳの製造過程において、ゲート酸化膜
が薄くなり過ぎた場合にはＰ＋多結晶シリコンゲートの
しきい値電圧が制御しにくいものとなってしまう。例え
ばゲート酸化膜が１２５Åよりも薄く、しかも後工程に
おいて９００℃で３０分間のイオン注入後の熱処理を行
った場合には、ホウ素イオンがゲート酸化膜に侵入（pe
netrate） するという問題が発生してしまう。
【０００５】そこで、この発明は、ＢＦ2 を利用するこ
とによりケイ化タングステンを透過してＰ＋多結晶シリ
コンゲートを備えた金属酸化物半導体を形成する製造方
法を提供することを主要な目的とする。
とによりケイ化タングステンを透過してＰ＋多結晶シリ
コンゲートを備えた金属酸化物半導体を形成する製造方
法を提供することを主要な目的とする。
【０００６】また、この発明は、ゲート内部にリンイオ
ンを存在させてホウ素イオンがゲート酸化膜に侵入する
割合を減少させることを他の目的とする。
ンを存在させてホウ素イオンがゲート酸化膜に侵入する
割合を減少させることを他の目的とする。
【０００７】
【課題を解決するための手段】上記目的を達成するた
め、本発明のＰ＋多結晶シリコンゲートを備える金属酸
化物半導体（ＭＯＳ）トランジスタの製造方法は、半導
体基板上に二酸化シリコン膜を形成するステップと、前
記二酸化シリコン膜上に非晶質シリコン膜を形成し、Ｓ
ｉＨ4 およびＰＨ3を反応させて前記非晶質シリコン膜
中にリンを拡散し、Ｎ型非晶質シリコン膜とするステッ
プと、前記Ｎ型非晶質シリコン膜上に金属シリサイド膜
を形成するステップと、ＢＦ2 を利用して前記金属シリ
サイド膜を透過してイオンを注入し、前記Ｎ型非晶質シ
リコン膜をＰ＋シリコン膜とするステップと、前記Ｎ型
非晶質シリコン膜を熱処理して多結晶シリコン膜に変換
するステップと、前記金属シリサイド膜、多結晶シリコ
ン膜および二酸化シリコン膜をエッチングしてゲート構
造を形成するステップと、イオン注入によりソースおよ
びドレインを形成するステップとを具備することを特徴
とする。
め、本発明のＰ＋多結晶シリコンゲートを備える金属酸
化物半導体（ＭＯＳ）トランジスタの製造方法は、半導
体基板上に二酸化シリコン膜を形成するステップと、前
記二酸化シリコン膜上に非晶質シリコン膜を形成し、Ｓ
ｉＨ4 およびＰＨ3を反応させて前記非晶質シリコン膜
中にリンを拡散し、Ｎ型非晶質シリコン膜とするステッ
プと、前記Ｎ型非晶質シリコン膜上に金属シリサイド膜
を形成するステップと、ＢＦ2 を利用して前記金属シリ
サイド膜を透過してイオンを注入し、前記Ｎ型非晶質シ
リコン膜をＰ＋シリコン膜とするステップと、前記Ｎ型
非晶質シリコン膜を熱処理して多結晶シリコン膜に変換
するステップと、前記金属シリサイド膜、多結晶シリコ
ン膜および二酸化シリコン膜をエッチングしてゲート構
造を形成するステップと、イオン注入によりソースおよ
びドレインを形成するステップとを具備することを特徴
とする。
【０００８】上記本発明のＰ＋多結晶シリコンゲートを
備える金属酸化物半導体（ＭＯＳ）トランジスタの製造
方法では、まず、非晶質シリコン膜を例えば減圧化学気
相体積法により基板上に堆積させて、その厚さを例えば
約１５００〜２０００Åの範囲とし、前記非晶質シリコ
ン膜の形成時にＳｉＨ4 およびＰＨ3 を反応させて非晶
質シリコン膜中にリンを拡散し、微量ドープのＮ型非晶
質シリコン膜を形成するとともに、その形成温度を例え
ば５５０℃とし、イオンドーピング濃度を例えば約１Ｅ
１７〜１Ｅ１８ａｔｏｍｓ／ｃｍ3 とする。次に、例え
ば、ケイ化タングステン膜を非晶質シリコン膜上に形成
して非晶質シリコン膜の電気抵抗を低下させた後に、イ
オン注入によりＰ＋シリコン膜を形成するが、この工程
を、ＢＦ 2 を利用してケイ化タングステン膜を透過して
Ｐ＋シリコン膜を形成するものとし、その注入エネルギ
ー量を例えば２０〜１８０ＫｅＶとし、ドーズ量を例え
ば６Ｅ１５ａｔｏｍｓ／ｃｍ2 以上とする。その後、例
えば７００〜９００℃の温度による熱処理によって非晶
質シリコンを多結晶シリコンに転換する。そして、例え
ばリソグラフィー、露光およびエッチングを行うことに
より、多結晶シリコン膜およびケイ化タングステン膜を
ゲート構造として形成するとともに、イオンドーピング
によりドーピング領域のソースおよびドレインを形成す
る。
備える金属酸化物半導体（ＭＯＳ）トランジスタの製造
方法では、まず、非晶質シリコン膜を例えば減圧化学気
相体積法により基板上に堆積させて、その厚さを例えば
約１５００〜２０００Åの範囲とし、前記非晶質シリコ
ン膜の形成時にＳｉＨ4 およびＰＨ3 を反応させて非晶
質シリコン膜中にリンを拡散し、微量ドープのＮ型非晶
質シリコン膜を形成するとともに、その形成温度を例え
ば５５０℃とし、イオンドーピング濃度を例えば約１Ｅ
１７〜１Ｅ１８ａｔｏｍｓ／ｃｍ3 とする。次に、例え
ば、ケイ化タングステン膜を非晶質シリコン膜上に形成
して非晶質シリコン膜の電気抵抗を低下させた後に、イ
オン注入によりＰ＋シリコン膜を形成するが、この工程
を、ＢＦ 2 を利用してケイ化タングステン膜を透過して
Ｐ＋シリコン膜を形成するものとし、その注入エネルギ
ー量を例えば２０〜１８０ＫｅＶとし、ドーズ量を例え
ば６Ｅ１５ａｔｏｍｓ／ｃｍ2 以上とする。その後、例
えば７００〜９００℃の温度による熱処理によって非晶
質シリコンを多結晶シリコンに転換する。そして、例え
ばリソグラフィー、露光およびエッチングを行うことに
より、多結晶シリコン膜およびケイ化タングステン膜を
ゲート構造として形成するとともに、イオンドーピング
によりドーピング領域のソースおよびドレインを形成す
る。
【０００９】
【作用】本発明方法に係るＰ＋多結晶シリコンゲートを
備えた金属酸化物半導体トランジスタは、ゲート中のリ
ンイオンがホウ素イオンをゲート中に固定する作用を助
長するので、ホウ素イオンがゲート酸化膜に侵入する割
合を減少させることができる。したがって、半導体デバ
イスの性能劣化を防止して、その信頼性および歩留まり
を向上させることができる。
備えた金属酸化物半導体トランジスタは、ゲート中のリ
ンイオンがホウ素イオンをゲート中に固定する作用を助
長するので、ホウ素イオンがゲート酸化膜に侵入する割
合を減少させることができる。したがって、半導体デバ
イスの性能劣化を防止して、その信頼性および歩留まり
を向上させることができる。
【００１０】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づき詳細に説明する。なお、本発明方法は、ＰＭＯ
ＳトランジスタおよびＣＭＯＳトランジスタに適用でき
るものであり、まず、ＰＭＯＳトランジスタに関わる第
１実施形態について図１〜図６を用いて説明する。
に基づき詳細に説明する。なお、本発明方法は、ＰＭＯ
ＳトランジスタおよびＣＭＯＳトランジスタに適用でき
るものであり、まず、ＰＭＯＳトランジスタに関わる第
１実施形態について図１〜図６を用いて説明する。
【００１１】図１において、＜１００＞面のＰ型単結晶
半導体を基板（substrate ）１とする。この基板１を炉
内に置き、酸素雰囲気において基板１表面に厚さが数百
Åの二酸化シリコン膜を形成する。次に、前記二酸化シ
リコン膜上に化学気相堆積法により窒化シリコン膜を形
成してから、リソグラフィーによって窒化シリコン膜上
にレジスト膜を形成し、エッチングにより窒化シリコン
膜および二酸化シリコン膜をエッチングするが、このエ
ッチングされた後の構造をフィールド酸化膜を形成する
際のマスクとする（いずれも図示せず）。次に、レジス
ト膜を除去してから、基板１を高温炉に入れてウェット
酸化法によりフィールド酸化膜３を成長させ、その厚さ
を約４０００〜６０００Åの範囲とする。そして、基板
１上に第１二酸化シリコン膜５を形成するが、その形成
温度を８５０〜１０００℃とするとともに、その厚さを
１００Åとするものとし、この第１二酸化シリコン膜５
が後にゲート酸化膜５となる。
半導体を基板（substrate ）１とする。この基板１を炉
内に置き、酸素雰囲気において基板１表面に厚さが数百
Åの二酸化シリコン膜を形成する。次に、前記二酸化シ
リコン膜上に化学気相堆積法により窒化シリコン膜を形
成してから、リソグラフィーによって窒化シリコン膜上
にレジスト膜を形成し、エッチングにより窒化シリコン
膜および二酸化シリコン膜をエッチングするが、このエ
ッチングされた後の構造をフィールド酸化膜を形成する
際のマスクとする（いずれも図示せず）。次に、レジス
ト膜を除去してから、基板１を高温炉に入れてウェット
酸化法によりフィールド酸化膜３を成長させ、その厚さ
を約４０００〜６０００Åの範囲とする。そして、基板
１上に第１二酸化シリコン膜５を形成するが、その形成
温度を８５０〜１０００℃とするとともに、その厚さを
１００Åとするものとし、この第１二酸化シリコン膜５
が後にゲート酸化膜５となる。
【００１２】次に、第１二酸化シリコン膜５上に非晶質
シリコン膜７を減圧化学気相堆積法により形成し、その
厚さを１５００〜２０００Åの範囲とするが、この非晶
質シリコン膜７を形成する時に、ＳｉＨ4 およびＰＨ3
を反応させて非晶質シリコン膜７中にリンを拡散し、微
量ドープのＮ型非晶質シリコン膜７を形成するととも
に、その形成温度を５５０℃とし、イオンドーピング濃
度を約１Ｅ１７〜１Ｅ１８ａｔｏｍｓ／ｃｍ3 とする。
シリコン膜７を減圧化学気相堆積法により形成し、その
厚さを１５００〜２０００Åの範囲とするが、この非晶
質シリコン膜７を形成する時に、ＳｉＨ4 およびＰＨ3
を反応させて非晶質シリコン膜７中にリンを拡散し、微
量ドープのＮ型非晶質シリコン膜７を形成するととも
に、その形成温度を５５０℃とし、イオンドーピング濃
度を約１Ｅ１７〜１Ｅ１８ａｔｏｍｓ／ｃｍ3 とする。
【００１３】図２において、非晶質シリコン膜７上に金
属シリサイド膜９を形成して、非晶質シリコン膜７の電
気抵抗を低下させるが、その具体的方法としては、例え
ば非晶質シリコン膜７上にケイ化タングステン膜９をＷ
Ｆ6 およびＳｉＨ4 を反応させることにより形成し、そ
の厚さを約５００〜１５００Åの範囲とする方法を用い
る。なお、他の方法を利用して金属シリサイド膜９を形
成することも可能であり、例えば、非晶質シリコン膜７
上にチタン金属膜を形成して、その厚さを約５００〜１
５００Åの範囲としてから、急速熱処理法によりシリコ
ンとチタンとを反応させ、金属シリサイドを形成する方
法を用いることもできる。
属シリサイド膜９を形成して、非晶質シリコン膜７の電
気抵抗を低下させるが、その具体的方法としては、例え
ば非晶質シリコン膜７上にケイ化タングステン膜９をＷ
Ｆ6 およびＳｉＨ4 を反応させることにより形成し、そ
の厚さを約５００〜１５００Åの範囲とする方法を用い
る。なお、他の方法を利用して金属シリサイド膜９を形
成することも可能であり、例えば、非晶質シリコン膜７
上にチタン金属膜を形成して、その厚さを約５００〜１
５００Åの範囲としてから、急速熱処理法によりシリコ
ンとチタンとを反応させ、金属シリサイドを形成する方
法を用いることもできる。
【００１４】図３において、イオン注入によりＰ＋シリ
コン膜７ａを形成するが、この工程をＢＦ2 を利用する
ことによりケイ化タングステン膜９を透過してＰ＋シリ
コン膜７ａを形成するものとし、その注入エネルギー量
を２０〜１８０ＫｅＶとするとともに、ドーズ量を６Ｅ
１５ａｔｏｍｓ／ｃｍ2 以上とする。そして、７００〜
９００℃の温度で熱処理して非晶質シリコンであるＰ＋
シリコン膜７ａを多結晶シリコンから成るＰ＋多結晶シ
リコン膜７ａに変換する。
コン膜７ａを形成するが、この工程をＢＦ2 を利用する
ことによりケイ化タングステン膜９を透過してＰ＋シリ
コン膜７ａを形成するものとし、その注入エネルギー量
を２０〜１８０ＫｅＶとするとともに、ドーズ量を６Ｅ
１５ａｔｏｍｓ／ｃｍ2 以上とする。そして、７００〜
９００℃の温度で熱処理して非晶質シリコンであるＰ＋
シリコン膜７ａを多結晶シリコンから成るＰ＋多結晶シ
リコン膜７ａに変換する。
【００１５】図４において、リソグラフィー、露光およ
びエッチングを行うことにより第１二酸化シリコン膜
５、Ｐ＋多結晶シリコン膜７ａおよびケイ化タングステ
ン膜９をゲート構造として形成する。
びエッチングを行うことにより第１二酸化シリコン膜
５、Ｐ＋多結晶シリコン膜７ａおよびケイ化タングステ
ン膜９をゲート構造として形成する。
【００１６】図５において、ＢＦ2 をイオン源とし、ド
ーズ量を約４Ｅ１５ａｔｏｍｓ／ｃｍ2 としてドーピン
グ領域のソース１１およびドレイン１３を形成する。
ーズ量を約４Ｅ１５ａｔｏｍｓ／ｃｍ2 としてドーピン
グ領域のソース１１およびドレイン１３を形成する。
【００１７】図６において、図５の構造上に化学気相堆
積法で第２二酸化シリコン膜（図示せず）を堆積し、そ
の厚さを約１０００〜２０００Åの範囲とするととも
に、第２二酸化シリコン膜（図示せず）を異方性エッチ
ングして、サイドウォールスペーサ１５，１５を形成す
る。
積法で第２二酸化シリコン膜（図示せず）を堆積し、そ
の厚さを約１０００〜２０００Åの範囲とするととも
に、第２二酸化シリコン膜（図示せず）を異方性エッチ
ングして、サイドウォールスペーサ１５，１５を形成す
る。
【００１８】図７に示す、ＰＭＯＳトランジスタの製造
方法に関わる第２実施形態では、残留したタングステン
がゲート酸化膜５に侵入することを防止するため、ゲー
トを３層の複合シリコン膜として形成するようにしてい
る。具体的には、基板１上に微量ドープの非晶質シリコ
ンを堆積して第１シリコン膜７ｂとし、ノンドープの非
晶質シリコンを堆積して第２シリコン膜７ｃとし、微量
ドープの非晶質シリコンを堆積して第３シリコン膜７ｄ
とすることにより、ドープドシリコン膜／ノンドープド
シリコン膜／ドープドシリコン膜という３層構造の複合
シリコン膜を形成する。次に、ケイ化タングステン膜９
をその上に形成し、ＢＦ2 を利用してケイ化タングステ
ン膜９を透過させてから、熱処理によってＰ＋多結晶シ
リコンゲート（５および７ｂ、７ｃ，７ｄ）を備える金
属酸化膜半導体トランジスタを形成する。
方法に関わる第２実施形態では、残留したタングステン
がゲート酸化膜５に侵入することを防止するため、ゲー
トを３層の複合シリコン膜として形成するようにしてい
る。具体的には、基板１上に微量ドープの非晶質シリコ
ンを堆積して第１シリコン膜７ｂとし、ノンドープの非
晶質シリコンを堆積して第２シリコン膜７ｃとし、微量
ドープの非晶質シリコンを堆積して第３シリコン膜７ｄ
とすることにより、ドープドシリコン膜／ノンドープド
シリコン膜／ドープドシリコン膜という３層構造の複合
シリコン膜を形成する。次に、ケイ化タングステン膜９
をその上に形成し、ＢＦ2 を利用してケイ化タングステ
ン膜９を透過させてから、熱処理によってＰ＋多結晶シ
リコンゲート（５および７ｂ、７ｃ，７ｄ）を備える金
属酸化膜半導体トランジスタを形成する。
【００１９】図８に示す、ＣＭＯＳトランジスタの製造
方法に関わる第３実施形態では、結晶面が＜１００＞で
ある単結晶シリコン半導体を基板（substrate ）２０と
し、まず、熱酸化法によりパッド酸化膜２２を形成し、
次に、基板２０中へのリン注入によりＮウェル領域２４
を形成するとともに、基板２０中へのホウ素注入により
Ｐウェル領域２６を形成してから、チャネルストッパ２
８をイオン注入によってＰウェル２６内に形成する。そ
して、次のステップとして熱酸化法により厚さが４００
０〜６０００Åのフィールド酸化膜３０を形成する。
方法に関わる第３実施形態では、結晶面が＜１００＞で
ある単結晶シリコン半導体を基板（substrate ）２０と
し、まず、熱酸化法によりパッド酸化膜２２を形成し、
次に、基板２０中へのリン注入によりＮウェル領域２４
を形成するとともに、基板２０中へのホウ素注入により
Ｐウェル領域２６を形成してから、チャネルストッパ２
８をイオン注入によってＰウェル２６内に形成する。そ
して、次のステップとして熱酸化法により厚さが４００
０〜６０００Åのフィールド酸化膜３０を形成する。
【００２０】図９において、ウェットエッチングにより
パッド酸化膜２２（図８参照）を除去してから、基板２
０上に第１二酸化シリコン膜３２を形成するが、その厚
さを１００Åとするとともに、その温度を８５０〜１０
００℃とすることが望ましい。
パッド酸化膜２２（図８参照）を除去してから、基板２
０上に第１二酸化シリコン膜３２を形成するが、その厚
さを１００Åとするとともに、その温度を８５０〜１０
００℃とすることが望ましい。
【００２１】次に、第１二酸化シリコン膜３２上に非晶
質シリコン膜３４を減圧化学気相堆積法により形成し、
その厚さを約１５００〜２０００Åの範囲とするが、非
晶質シリコン膜３４を形成する際にＳｉＨ4 およびＰＨ
3 を反応させてリンを非晶質シリコン膜３４中に拡散さ
せ、微量ドープのＮ型非晶質シリコン膜３４とし、その
工程温度を５５０℃とし、そのイオンドーピング濃度を
約１Ｅ１７〜１Ｅ１８ａｔｏｍｓ／ｃｍ3 とする。続い
て、非晶質シリコン膜３４上に金属シリサイド膜３６を
形成して非晶質シリコン膜３４の電気抵抗を低下させる
ために用いる。具体的には、金属シリサイド膜３６をケ
イ化タングステン膜３６とし、非晶質シリコン膜３４上
にＷＦ6 およびＳｉＨ4 を反応させることにより形成す
るが、その厚さを約５００〜１５００Åの範囲とするこ
とが望ましい。
質シリコン膜３４を減圧化学気相堆積法により形成し、
その厚さを約１５００〜２０００Åの範囲とするが、非
晶質シリコン膜３４を形成する際にＳｉＨ4 およびＰＨ
3 を反応させてリンを非晶質シリコン膜３４中に拡散さ
せ、微量ドープのＮ型非晶質シリコン膜３４とし、その
工程温度を５５０℃とし、そのイオンドーピング濃度を
約１Ｅ１７〜１Ｅ１８ａｔｏｍｓ／ｃｍ3 とする。続い
て、非晶質シリコン膜３４上に金属シリサイド膜３６を
形成して非晶質シリコン膜３４の電気抵抗を低下させる
ために用いる。具体的には、金属シリサイド膜３６をケ
イ化タングステン膜３６とし、非晶質シリコン膜３４上
にＷＦ6 およびＳｉＨ4 を反応させることにより形成す
るが、その厚さを約５００〜１５００Åの範囲とするこ
とが望ましい。
【００２２】図１０において、Ｐウェル領域２６上に第
１レジスト膜３８を形成し、Ｎウェル領域２４のアクテ
ィブ領域にイオン注入を行い、ＢＦ2 を利用してケイ化
タングステン膜３６を透過してＰ＋非晶質シリコン膜３
４を形成するが、その注入エネルギー量を２０〜１８０
ＫｅＶとするとともに、そのドーズ量を６Ｅ１５ａｔｏ
ｍｓ／ｃｍ2 以上とする。そして、７００〜９００℃の
温度でＰ＋非晶質シリコン膜３４を熱処理してＰ＋多結
晶シリコン膜３４に転換する。その後、第１レジスト膜
３８を除去する。
１レジスト膜３８を形成し、Ｎウェル領域２４のアクテ
ィブ領域にイオン注入を行い、ＢＦ2 を利用してケイ化
タングステン膜３６を透過してＰ＋非晶質シリコン膜３
４を形成するが、その注入エネルギー量を２０〜１８０
ＫｅＶとするとともに、そのドーズ量を６Ｅ１５ａｔｏ
ｍｓ／ｃｍ2 以上とする。そして、７００〜９００℃の
温度でＰ＋非晶質シリコン膜３４を熱処理してＰ＋多結
晶シリコン膜３４に転換する。その後、第１レジスト膜
３８を除去する。
【００２３】図１１において、リソグラフィーおよびエ
ッチングを行うことにより、第１二酸化シリコン膜３
２、Ｐ＋多結晶シリコン膜３４およびケイ化タングステ
ン膜３６をゲート構造として形成する。
ッチングを行うことにより、第１二酸化シリコン膜３
２、Ｐ＋多結晶シリコン膜３４およびケイ化タングステ
ン膜３６をゲート構造として形成する。
【００２４】図１２において、Ｎウェル領域２４上に第
２レジスト膜４０を形成し、Ｐウェル領域２６のアクテ
ィブ領域にイオン注入を行い、微量ドープド・ドレイン
（ＬＤＤ）４２を形成する。続いて、化学気相堆積法に
より６５０〜７５０℃の温度で二酸化シリコン膜（図示
せず）をＰウェル領域２６上に形成した後に、この二酸
化シリコン膜（図示せず）を異方性エッチングすること
によりサイドウォールスペーサ（side wall spacer）４
４を形成する。そして、Ｎ型イオン、例えばヒ素を注入
してＮチャネル素子であるドレイン４６およびソース４
８を形成し、その後、第２レジスト膜４０を除去する。
２レジスト膜４０を形成し、Ｐウェル領域２６のアクテ
ィブ領域にイオン注入を行い、微量ドープド・ドレイン
（ＬＤＤ）４２を形成する。続いて、化学気相堆積法に
より６５０〜７５０℃の温度で二酸化シリコン膜（図示
せず）をＰウェル領域２６上に形成した後に、この二酸
化シリコン膜（図示せず）を異方性エッチングすること
によりサイドウォールスペーサ（side wall spacer）４
４を形成する。そして、Ｎ型イオン、例えばヒ素を注入
してＮチャネル素子であるドレイン４６およびソース４
８を形成し、その後、第２レジスト膜４０を除去する。
【００２５】図１３において、Ｐウェル領域２６上に第
３レジスト膜５０を形成し、Ｐ型イオン、例えばＢＦ2
をＮウェル領域２４のアクティブ領域へ注入してＰチャ
ネル素子であるドレイン５２およびソース５４を形成し
た後、第３レジスト膜５０を除去する。
３レジスト膜５０を形成し、Ｐ型イオン、例えばＢＦ2
をＮウェル領域２４のアクティブ領域へ注入してＰチャ
ネル素子であるドレイン５２およびソース５４を形成し
た後、第３レジスト膜５０を除去する。
【００２６】本発明は、好適な実施形態により上記の如
く詳細に開示されているが、当業者であれば理解できる
ように、本発明の思想および範囲において、多くの形式
上ならびに細部における各種の変更がなされ得るもので
あって、その特許保護の範囲は、特許請求の範囲ならび
にそれと均等な領域に基づいて決定されるべきものであ
る。
く詳細に開示されているが、当業者であれば理解できる
ように、本発明の思想および範囲において、多くの形式
上ならびに細部における各種の変更がなされ得るもので
あって、その特許保護の範囲は、特許請求の範囲ならび
にそれと均等な領域に基づいて決定されるべきものであ
る。
【００２７】
【発明の効果】以上説明したように、本発明方法に係る
Ｐ＋多結晶シリコンゲートを備えた金属酸化物半導体ト
ランジスタは、ゲート中のリンイオンがホウ素イオンを
ゲート中に固定する作用を助長するので、ホウ素イオン
がゲート酸化膜に侵入する割合を減少させることができ
る。したがって、半導体デバイスの性能劣化を防止し
て、その信頼性ならびに歩留まりを向上させることがで
きる。
Ｐ＋多結晶シリコンゲートを備えた金属酸化物半導体ト
ランジスタは、ゲート中のリンイオンがホウ素イオンを
ゲート中に固定する作用を助長するので、ホウ素イオン
がゲート酸化膜に侵入する割合を減少させることができ
る。したがって、半導体デバイスの性能劣化を防止し
て、その信頼性ならびに歩留まりを向上させることがで
きる。
【図１】本発明の第１実施形態に係るＰ型金属酸化物半
導体トランジスタの、二酸化シリコン膜および非晶質シ
リコン膜の形成工程を説明するための断面図である。
導体トランジスタの、二酸化シリコン膜および非晶質シ
リコン膜の形成工程を説明するための断面図である。
【図２】本発明の第１実施形態に係るＰ型金属酸化物半
導体トランジスタの、ケイ化タングステン膜の形成工程
を説明するための断面図である。
導体トランジスタの、ケイ化タングステン膜の形成工程
を説明するための断面図である。
【図３】本発明の第１実施形態に係るＰ型金属酸化物半
導体トランジスタの、ケイ化タングステン膜を透過して
非晶質シリコン膜へイオン注入を行う工程を説明するた
めの断面図である。
導体トランジスタの、ケイ化タングステン膜を透過して
非晶質シリコン膜へイオン注入を行う工程を説明するた
めの断面図である。
【図４】本発明の第１実施形態に係るＰ型金属酸化物半
導体トランジスタの、ゲート構造の形成工程を説明する
ための断面図である。
導体トランジスタの、ゲート構造の形成工程を説明する
ための断面図である。
【図５】本発明の第１実施形態に係るＰ型金属酸化物半
導体トランジスタの、ソースおよびドレインの形成工程
を説明するための断面図である。
導体トランジスタの、ソースおよびドレインの形成工程
を説明するための断面図である。
【図６】本発明の第１実施形態に係るＰ型金属酸化物半
導体トランジスタの、サイドウォールスペーサの形成工
程を説明するための断面図である。
導体トランジスタの、サイドウォールスペーサの形成工
程を説明するための断面図である。
【図７】本発明の第２実施形態に係るＰ型金属酸化物半
導体トランジスタの、複合シリコン膜の形成工程を説明
するための断面図である。
導体トランジスタの、複合シリコン膜の形成工程を説明
するための断面図である。
【図８】本発明の第３実施形態に係るＣ型金属酸化物半
導体トランジスタの、Ｎウェル領域およびＰウェル領域
の形成工程を説明するための断面図である。
導体トランジスタの、Ｎウェル領域およびＰウェル領域
の形成工程を説明するための断面図である。
【図９】本発明の第３実施形態に係るＣ型金属酸化物半
導体トランジスタの、二酸化シリコン膜、非晶質シリコ
ン膜およびケイ化タングステン膜の形成工程を説明する
ための断面図である。
導体トランジスタの、二酸化シリコン膜、非晶質シリコ
ン膜およびケイ化タングステン膜の形成工程を説明する
ための断面図である。
【図１０】本発明の第３実施形態に係るＣ型金属酸化物
半導体トランジスタの、ケイ化タングステン膜を透過し
て非晶質シリコン膜へイオン注入を行う工程を説明する
ための断面図である。
半導体トランジスタの、ケイ化タングステン膜を透過し
て非晶質シリコン膜へイオン注入を行う工程を説明する
ための断面図である。
【図１１】本発明の第３実施形態に係るＣ型金属酸化物
半導体トランジスタの、ゲート構造の形成工程を説明す
るための断面図である。
半導体トランジスタの、ゲート構造の形成工程を説明す
るための断面図である。
【図１２】本発明の第３実施形態に係るＣ型金属酸化物
半導体トランジスタの、Ｎチャネル素子であるドーピン
グ領域の形成工程を説明するための断面図である。
半導体トランジスタの、Ｎチャネル素子であるドーピン
グ領域の形成工程を説明するための断面図である。
【図１３】本発明の第３実施形態に係るＣ型金属酸化物
半導体トランジスタの、Ｐチャネル素子であるドーピン
グ領域の形成工程を説明するための断面図である。
半導体トランジスタの、Ｐチャネル素子であるドーピン
グ領域の形成工程を説明するための断面図である。
１ 基板 ３ フィールド酸化膜 ５ 二酸化シリコン膜 ７ 非晶質シリコン膜 ７ａ Ｐ＋シリコン膜 ７ｂ 第１シリコン膜 ７ｃ 第２シリコン膜 ７ｄ 第３シリコン膜 ９ 金属シリサイド膜（ケイ化タングステン膜） １１ ソース １３ ドレイン １５ サイドウォールスペーサ ２０ 基板 ２２ パッド酸化膜 ２４ Ｎウェル領域 ２６ Ｐウェル領域 ２８ チャネルストッパ ３０ フィールド酸化膜 ３２ 二酸化シリコン膜 ３４ 非晶質シリコン膜（Ｐ＋シリコン膜） ３６ 金属シリサイド膜（ケイ化タングステン膜） ３８ 第１レジスト膜 ４０ 第２レジスト膜 ４２ 微量ドープド・ドレイン（ＬＤＤ） ４４ サイドウォールスペーサ ４６ ドレイン ４８ ソース ５０ 第３レジスト膜 ５２ ドレイン ５４ ソース
Claims (16)
- 【請求項１】 半導体基板上に二酸化シリコン膜を形成
するステップと、 前記二酸化シリコン膜上に非晶質シリコン膜を形成し、
ＳｉＨ4 およびＰＨ3を反応させて前記非晶質シリコン
膜中にリンを拡散し、Ｎ型非晶質シリコン膜とするステ
ップと、 前記Ｎ型非晶質シリコン膜上に金属シリサイド膜を形成
するステップと、 ＢＦ2 を利用して前記金属シリサイド膜を透過してイオ
ンを注入し、前記Ｎ型非晶質シリコン膜をＰ＋シリコン
膜とするステップと、 前記Ｎ型非晶質シリコン膜を熱処理して多結晶シリコン
膜に変換するステップと、 前記金属シリサイド膜、多結晶シリコン膜および二酸化
シリコン膜をエッチングしてゲート構造を形成するステ
ップと、 イオン注入によりソースおよびドレインを形成するステ
ップとを具備することを特徴とするＰ＋多結晶シリコン
ゲートを備える金属酸化物半導体（ＭＯＳ）トランジス
タの製造方法。 - 【請求項２】 半導体基板上に二酸化シリコン膜を形成
するステップと、 前記二酸化シリコン膜上に非晶質シリコン膜を形成し、
ＳｉＨ4 およびＰＨ3を反応させて前記非晶質シリコン
膜中にリンを拡散し、Ｎ型非晶質シリコン膜とするとと
もに、前記Ｎ型非晶質シリコン膜の形成温度を５５０℃
とし、イオン濃度を１Ｅ１７〜１Ｅ１８ａｔｏｍｓ／ｃ
ｍ3 とするステップと、 前記Ｎ型非晶質シリコン膜上にケイ化タングステン膜を
形成するステップと、 ＢＦ2 を利用して前記ケイ化タングステン膜を透過して
イオンを注入し、前記Ｎ型非晶質シリコン膜をＰ＋シリ
コン膜として形成するとともに、前記Ｐ＋シリコン膜の
イオン注入エネルギー量を２０〜１８０ＫｅＶとし、ド
ーズ量を６Ｅ１５ａｔｏｍｓ／ｃｍ2 以上とするステッ
プと、 前記Ｎ型非晶質シリコン膜を熱処理して多結晶シリコン
膜に変換するとともに、前記熱処理温度を７００〜９０
０℃の範囲とするステップと、 前記ケイ化タングステン膜、多結晶シリコン膜および二
酸化シリコン膜をエッチングしてゲート構造を形成する
ステップと、 イオン注入によりソースおよびドレインを形成するステ
ップとを具備することを特徴とするＰ＋多結晶シリコン
ゲートを備えるＰ型金属酸化物半導体（ＰＭＯＳ）トラ
ンジスタの製造方法。 - 【請求項３】 半導体基板上に二酸化シリコン膜を形成
するステップと、 前記二酸化シリコン膜上に第１ドープドシリコン膜を形
成するステップと、 前記第１ドープドシリコン膜上にノンドープドシリコン
膜を形成するステップと、 前記ノンドープドシリコン膜上に第２ドープドシリコン
膜を形成するステップと、 ＢＦ2を利用して前記金属シリサイド膜を透過してイオ
ンを注入し、前記第１ドープドシリコン膜、ノンドープ
ドシリコン膜および第２ドープドシリコン膜をＰ＋シリ
コン膜として形成するステップと、 前記Ｎ型非晶質シリコン膜を熱処理して多結晶シリコン
膜に変換するステップと、 前記ケイ化タングステン膜、多結晶シリコン膜および二
酸化シリコン膜をエッチングしてゲート構造を形成する
ステップと、 イオン注入によりソースおよびドレインを形成するステ
ップとを具備することを特徴とするＰ＋多結晶シリコン
ゲートを備えるＰ型金属酸化物半導体（ＰＭＯＳ）トラ
ンジスタの製造方法。 - 【請求項４】 上記第１ドープドシリコン膜、ノンドー
プドシリコン膜および第２ドープドシリコン膜が、非晶
質シリコン膜であることを特徴とする請求項３記載のＰ
＋多結晶シリコンゲートを備えるＰ型金属酸化物半導体
（ＰＭＯＳ）トランジスタの製造方法。 - 【請求項５】 上記第１ドープドシリコン膜および第２
ドープドシリコン膜としての非晶質シリコン膜が、その
形成温度を５５０℃とし、イオン濃度を１Ｅ１７〜１Ｅ
１８ａｔｏｍｓ／ｃｍ3 とするとともに、ＳｉＨ4 およ
びＰＨ3 を反応させて当該非晶質シリコン膜中にリンを
拡散したものであることを特徴とする請求項３または４
記載のＰ＋多結晶シリコンゲートを備えるＰ型金属酸化
物半導体（ＰＭＯＳ）トランジスタの製造方法。 - 【請求項６】 半導体基板にＮウェルおよびＰウェルを
形成するステップと、 フィールド酸化膜を形成するステップと、 前記半導体基板の表面上に第１二酸化シリコン膜を形成
するステップと、 前記フィールド酸化膜および第１二酸化シリコン膜上に
非晶質シリコン膜を形成するとともに、ＳｉＨ4 および
ＰＨ3 を反応させて前記非晶質シリコン膜中にリンを拡
散し、Ｎ型非晶質シリコン膜とするステップと、 前記非晶質シリコン膜上に金属シリサイド膜を形成する
ステップと、 Ｐウェル上に第１レジスト膜を形成するステップと、 ＢＦ2 を利用して前記金属シリサイド膜を透過してイオ
ンを注入し、前記非晶質シリコン膜をＰ＋シリコン膜と
するステップと、 第１レジスト膜を除去するステップと、 前記非晶質シリコン膜を熱処理して多結晶シリコン膜に
変換するステップと、 前記金属シリサイド膜、多結晶シリコン膜および第１二
酸化シリコン膜をエッチングしてゲート構造を形成する
ステップと、 Ｎウェル上に第２レジスト膜を形成するステップと、 イオン注入により微量ドープド・ドレインを形成するス
テップと、 第２レジスト膜を除去するステップと、 前記半導体基板の表面上に第２二酸化シリコン膜を形成
するステップと、 異方性エッチングによりサイドウォールスペーサを形成
するステップと、 Ｎウェル上に第３レジスト膜を形成するステップと、 イオン注入によりＮチャネルのソースおよびドレインを
形成するステップと、 第３レジスト膜を除去するステップと、 Ｐウェル上に第４レジスト膜を形成するステップと、 イオン注入によりＰチャネルのソースおよびドレインを
形成するステップと、 第４レジスト膜を除去するステップとを具備することを
特徴とするＰ＋多結晶シリコンゲートを備えるＣ型金属
酸化物半導体（ＣＭＯＳ）トランジスタの製造方法。 - 【請求項７】 上記Ｎウェルが、その注入イオンをリン
とし、上記Ｐウェルが、その注入イオンをホウ素とする
ものであることを特徴とする請求項６記載のＣ型金属酸
化物半導体（ＣＭＯＳ）トランジスタの製造方法。 - 【請求項８】 上記非晶質シリコン膜が、その厚さを１
５００〜２０００Åの範囲とするものであることを特徴
とする請求項１，２，３，６の何れか１項記載のＰ＋多
結晶シリコンゲートを備える金属酸化物半導体トランジ
スタの製造方法。 - 【請求項９】 上記非晶質シリコン膜が、その形成温度
を５５０℃とするものであることを特徴とする請求項１
または６記載のＰ＋多結晶シリコンゲートを備える金属
酸化物半導体トランジスタの製造方法。 - 【請求項１０】 上記非晶質シリコン膜が、そのイオン
濃度を１Ｅ１７〜１Ｅ１８ａｔｏｍｓ／ｃｍ3 とするも
のであることを特徴とする請求項１または６記載のＰ＋
多結晶シリコンゲートを備える金属酸化物半導体トラン
ジスタの製造方法。 - 【請求項１１】 上記金属シリサイド膜が、ケイ化タン
グステン膜であることを特徴とする請求項１または６記
載のＰ＋多結晶シリコンゲートを備える金属酸化物半導
体トランジスタの製造方法。 - 【請求項１２】 上記ケイ化タングステン膜が、ＷＦ6
およびＳｉＨ4 を反応させることにより形成されるもの
であることを特徴とする請求項２，３，１１の何れか１
項記載のＰ＋多結晶シリコンゲートを備える金属酸化物
半導体トランジスタの製造方法。 - 【請求項１３】 上記ケイ化タングステン膜が、その厚
さを５００〜１５００Åの範囲とするものであることを
特徴とする請求項２，３，１２の何れか１項記載のＰ＋
多結晶シリコンゲートを備える金属酸化物半導体トラン
ジスタの製造方法。 - 【請求項１４】 上記Ｐ＋シリコン膜が、そのイオン注
入エネルギー量を２０〜１８０ＫｅＶとするものである
ことを特徴とする請求項１，３，６の何れか１項記載の
Ｐ＋多結晶シリコンゲートを備える金属酸化物半導体ト
ランジスタの製造方法。 - 【請求項１５】 上記Ｐ＋シリコン膜が、そのイオン注
入ドーズ量を６Ｅ１５ａｔｏｍｓ／ｃｍ2 以上とするも
のであることを特徴とする請求項１４記載のＰ＋多結晶
シリコンゲートを備える金属酸化物半導体トランジスタ
の製造方法。 - 【請求項１６】 上記熱処理温度が、７００〜９００℃
の範囲とするものであることを特徴とする請求項１，
３，６の何れか１項記載のＰ＋多結晶シリコンゲートを
備える金属酸化物半導体トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9304465A JP2944595B2 (ja) | 1997-11-06 | 1997-11-06 | Ｐ＋多結晶シリコンゲートを備える金属酸化物半導体トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9304465A JP2944595B2 (ja) | 1997-11-06 | 1997-11-06 | Ｐ＋多結晶シリコンゲートを備える金属酸化物半導体トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11163322A JPH11163322A (ja) | 1999-06-18 |
| JP2944595B2 true JP2944595B2 (ja) | 1999-09-06 |
Family
ID=17933354
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9304465A Expired - Lifetime JP2944595B2 (ja) | 1997-11-06 | 1997-11-06 | Ｐ＋多結晶シリコンゲートを備える金属酸化物半導体トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2944595B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100395507B1 (ko) | 2001-11-27 | 2003-08-25 | 주식회사 하이닉스반도체 | 반도체 소자 및 그 제조방법 |
| KR100756766B1 (ko) * | 2001-12-26 | 2007-09-07 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
-
1997
- 1997-11-06 JP JP9304465A patent/JP2944595B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11163322A (ja) | 1999-06-18 |
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