JPS62250673A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS62250673A JPS62250673A JP9357086A JP9357086A JPS62250673A JP S62250673 A JPS62250673 A JP S62250673A JP 9357086 A JP9357086 A JP 9357086A JP 9357086 A JP9357086 A JP 9357086A JP S62250673 A JPS62250673 A JP S62250673A
- Authority
- JP
- Japan
- Prior art keywords
- gate electrode
- film
- oxide film
- side wall
- concentration
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 9
- 239000004065 semiconductor Substances 0.000 title claims description 9
- 125000006850 spacer group Chemical group 0.000 claims abstract description 18
- 238000000034 method Methods 0.000 claims abstract description 14
- 239000012535 impurity Substances 0.000 claims abstract description 10
- 229910052751 metal Inorganic materials 0.000 claims abstract description 7
- 239000002184 metal Substances 0.000 claims abstract description 7
- 238000002844 melting Methods 0.000 claims abstract description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 6
- 229920005591 polysilicon Polymers 0.000 claims description 6
- 230000008018 melting Effects 0.000 claims description 3
- 239000010409 thin film Substances 0.000 claims 3
- 239000010408 film Substances 0.000 claims 1
- 229910052721 tungsten Inorganic materials 0.000 abstract description 9
- 239000010937 tungsten Substances 0.000 abstract description 7
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 abstract description 6
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 abstract description 5
- 229910052698 phosphorus Inorganic materials 0.000 abstract description 5
- 239000011574 phosphorus Substances 0.000 abstract description 5
- 230000015572 biosynthetic process Effects 0.000 abstract description 4
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 abstract description 3
- 238000005229 chemical vapour deposition Methods 0.000 abstract description 3
- 150000002500 ions Chemical class 0.000 abstract description 3
- 238000004140 cleaning Methods 0.000 abstract description 2
- 238000001312 dry etching Methods 0.000 abstract description 2
- 230000003647 oxidation Effects 0.000 abstract description 2
- 238000007254 oxidation reaction Methods 0.000 abstract description 2
- 238000000137 annealing Methods 0.000 abstract 1
- 229910052757 nitrogen Inorganic materials 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 16
- 238000009792 diffusion process Methods 0.000 description 11
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 8
- 229910052814 silicon oxide Inorganic materials 0.000 description 8
- 239000000758 substrate Substances 0.000 description 6
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 4
- 239000007789 gas Substances 0.000 description 4
- 229910052750 molybdenum Inorganic materials 0.000 description 4
- 239000011733 molybdenum Substances 0.000 description 4
- VEXZGXHMUGYJMC-UHFFFAOYSA-N Hydrochloric acid Chemical compound Cl VEXZGXHMUGYJMC-UHFFFAOYSA-N 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 238000005468 ion implantation Methods 0.000 description 3
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 3
- 238000001020 plasma etching Methods 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 229910052785 arsenic Inorganic materials 0.000 description 2
- -1 arsenic ions Chemical class 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 239000002784 hot electron Substances 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- TXEYQDLBPFQVAA-UHFFFAOYSA-N tetrafluoromethane Chemical compound FC(F)(F)F TXEYQDLBPFQVAA-UHFFFAOYSA-N 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- ZAMOUSCENKQFHK-UHFFFAOYSA-N Chlorine atom Chemical compound [Cl] ZAMOUSCENKQFHK-UHFFFAOYSA-N 0.000 description 1
- XWCDCDSDNJVCLO-UHFFFAOYSA-N Chlorofluoromethane Chemical compound FCCl XWCDCDSDNJVCLO-UHFFFAOYSA-N 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 238000010306 acid treatment Methods 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 239000000460 chlorine Substances 0.000 description 1
- 229910052801 chlorine Inorganic materials 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- 125000004435 hydrogen atom Chemical class [H]* 0.000 description 1
- 229910000041 hydrogen chloride Inorganic materials 0.000 description 1
- IXCSERBJSXMMFS-UHFFFAOYSA-N hydrogen chloride Substances Cl.Cl IXCSERBJSXMMFS-UHFFFAOYSA-N 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 239000007858 starting material Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 150000003657 tungsten Chemical class 0.000 description 1
- NXHILIPIEUBEPD-UHFFFAOYSA-H tungsten hexafluoride Chemical compound F[W](F)(F)(F)(F)F NXHILIPIEUBEPD-UHFFFAOYSA-H 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
- 230000003313 weakening effect Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
【産業上の利用分野〕
本発明は、半導体装置の製造方法に係り、特にＬ Ｄ
Ｄ （Ｌ ｉｇｈｔｌｙ Ｄ ｏｐｅｄ Ｄ ｒａ
ｉｎ）構造のＭＯＳＦＥＴの製造方法に関する。
Ｄ （Ｌ ｉｇｈｔｌｙ Ｄ ｏｐｅｄ Ｄ ｒａ
ｉｎ）構造のＭＯＳＦＥＴの製造方法に関する。
近年、半導体装置の高集積化への傾向は強まる一方であ
り、１つの半導体チップ上に数百刃側以上の素子が集積
せしめられるまでにいたっている。
り、１つの半導体チップ上に数百刃側以上の素子が集積
せしめられるまでにいたっている。
ところで、半導体集積回路における高集積化は素子の微
細化によって実現される。
細化によって実現される。
ＭＯ８電界効果型トランジスタ（ＭＯＳＦＥＴ）におい
ては、微細化によってゲート長が短くなることによりさ
まざまな問題が生じている。
ては、微細化によってゲート長が短くなることによりさ
まざまな問題が生じている。
中でもドレイン近傍での高電界によるホットエレクトロ
ンの問題は、各方面で精力的に研究がなされている。
ンの問題は、各方面で精力的に研究がなされている。
その１つの対策として、ドレイン領域を低濃度（ｎ−）
領域と高濃度領域（ｎ ）との２重構造とし、ドレイ
ン近傍の電界を弱めることによりホットエレクトロン効
果を抑制するＬＤＤ（Ｌｉｇｈｔｌｙ 旦ｏｐｅｄ
Ｄ ｒａｉｎ）構造が提案されている。
領域と高濃度領域（ｎ ）との２重構造とし、ドレイ
ン近傍の電界を弱めることによりホットエレクトロン効
果を抑制するＬＤＤ（Ｌｉｇｈｔｌｙ 旦ｏｐｅｄ
Ｄ ｒａｉｎ）構造が提案されている。
例えば、素子分離用のフィールド酸化膜（図示せず）に
囲まれたＰ型のシリコン基板１（の素子形成領域）上に
ゲート酸化膜２を形成した後、高濃度にリンドープした
ポリシリコン膜を成膜し、パターニングしてゲート電極
３を形成する。
囲まれたＰ型のシリコン基板１（の素子形成領域）上に
ゲート酸化膜２を形成した後、高濃度にリンドープした
ポリシリコン膜を成膜し、パターニングしてゲート電極
３を形成する。
この後、該ゲート電極３をマスクとしてリン（Ｐ ）
イオンを注入し、ソース・ドレイン領域４．５に浅い低
濃度のｎ−拡散層４ａ、５ａを形成する。（第２図（ａ
）） 続いて、第２図（ｂ）に示す如く、ＣＶＤ法により基板
表面全体に酸化シリコン膜６′を堆積する。
イオンを注入し、ソース・ドレイン領域４．５に浅い低
濃度のｎ−拡散層４ａ、５ａを形成する。（第２図（ａ
）） 続いて、第２図（ｂ）に示す如く、ＣＶＤ法により基板
表面全体に酸化シリコン膜６′を堆積する。
そして、第２図（Ｃ）に示す如くフレオン系ガスを用い
た反応性イオンエツチングで垂直方向にのみ異方的にエ
ツチングし、ゲート電極３の側壁の酸化シリコン膜のみ
を残留せしめ、スペーサ６を形成する。
た反応性イオンエツチングで垂直方向にのみ異方的にエ
ツチングし、ゲート電極３の側壁の酸化シリコン膜のみ
を残留せしめ、スペーサ６を形成する。
この後、第２図（ｄ）に示す如く、砒素イオンをイオン
注入し、ソース・ドレイン領域に深い高濃度のｎ 拡散
層４ｂ、５ｂを形成する。
注入し、ソース・ドレイン領域に深い高濃度のｎ 拡散
層４ｂ、５ｂを形成する。
このようにして、低濃度領域と高濃度領域との２重構造
の拡散層をもつソース・ドレイン領域４゜５が形成され
る。
の拡散層をもつソース・ドレイン領域４゜５が形成され
る。
かかる方法では、第３図に示すように、ゲート電極形成
時のポリシリコンのエツチング角度φによって、スペー
サの厚さくＷ、Ｗ’ ）は大きく左右される。また、ス
ペーサとなる酸化シリコン膜の成膜時における酸化シリ
コン膜の厚さとポリシリコン層の厚さとの比にもスペー
サの厚さは影響されるため、各工程には厳しいプロセス
条件が要求される。また、反応性イオンエツチング工程
においては、スペーサの厚さがエツチング時間すなわち
オーバーエッチ量に大きく依存する。
時のポリシリコンのエツチング角度φによって、スペー
サの厚さくＷ、Ｗ’ ）は大きく左右される。また、ス
ペーサとなる酸化シリコン膜の成膜時における酸化シリ
コン膜の厚さとポリシリコン層の厚さとの比にもスペー
サの厚さは影響されるため、各工程には厳しいプロセス
条件が要求される。また、反応性イオンエツチング工程
においては、スペーサの厚さがエツチング時間すなわち
オーバーエッチ量に大きく依存する。
以上のような理由により、再現性良くＬＤＤ構造のＭＯ
ＳＦＥＴを得るのは極めて困難な状態にあった。
ＳＦＥＴを得るのは極めて困難な状態にあった。
本発明は前記実情に鑑みてなされたもので容易に制御性
良く、ＬＤＤ構造のＭＯＳＦＥＴを提供することを目的
とする。
良く、ＬＤＤ構造のＭＯＳＦＥＴを提供することを目的
とする。
そこで、本発明では、ＬＤＤ構造のＭＯＳ Ｆ ＥＴを
形成するに際し、ゲート電極側壁に形成され深い高濃度
の拡散層の形成にマスクとして用いられるスペーサとし
て、選択的気相成長法（選択ＣＶＤ法）によって形成さ
れる高融点金属膜を用いるようにしている。
形成するに際し、ゲート電極側壁に形成され深い高濃度
の拡散層の形成にマスクとして用いられるスペーサとし
て、選択的気相成長法（選択ＣＶＤ法）によって形成さ
れる高融点金属膜を用いるようにしている。
すなわち、本発明では、ゲート電極をマスクとしてイオ
ン注入を行ない浅い低濃度の不純物拡散層を形成した後
、選択ＣＶＤ法によりゲート電極の側壁にのみ選択的に
高融点金属膜を成長せしめ、これをスペーサとして用い
るわけである。
ン注入を行ない浅い低濃度の不純物拡散層を形成した後
、選択ＣＶＤ法によりゲート電極の側壁にのみ選択的に
高融点金属膜を成長せしめ、これをスペーサとして用い
るわけである。
このようにして形成されるスペーサは、選択ＣＶＤ工程
における膜の均一性に依存するのみであり、容易に厚さ
を制御することができる。
における膜の均一性に依存するのみであり、容易に厚さ
を制御することができる。
また、高融点金属の選択ＣＶＤ法によって形成される選
択成長膜の膜厚は条件により飽和するため、所望の膜厚
を得るのに適した条件を用いれば、着膜時間を十分に長
くすることにより、膜厚はすべて均一となる。
択成長膜の膜厚は条件により飽和するため、所望の膜厚
を得るのに適した条件を用いれば、着膜時間を十分に長
くすることにより、膜厚はすべて均一となる。
更に、ゲート電極のエツジの傾きφにもほとんど依存す
ることなく、スペーサの厚さを制御することができる。
ることなく、スペーサの厚さを制御することができる。
このようにして、極めて容易に再現性良＜ＬＤＤ構造の
ＭＯＳＦＥＴを提供することが可能となる。
ＭＯＳＦＥＴを提供することが可能となる。
以下、本発明の実施例について図面を参照しつつ詳細に
説明する。
説明する。
第１図（ａ）乃至（ｂ）は本発明実施例のＭＯＳＦＥＴ
の製造工程を示す図である。
の製造工程を示す図である。
まず、（１０Ｇ）Ｐ型のシリコン基板１１内に素子分離
用のフィールド酸化膜（図示せず）を形成し素子形成領
域を形成した後、この領域内に、膜厚３５０Ａのゲート
酸化膜１２を形成する。更に、この上層に、減圧ＣＶＤ
法により高濃度にリンドープされたポリシリコン層１３
（ρ−１５Ω／口）を膜厚３０００〜３５００人となる
ように成長させる。続いて、減圧ＣＶＤ法により、膜厚
３５０人の酸化シリコン膜１４を形成する。（第１図（
ａ）） そして、通常のホトリソグラフィーにより、レジストパ
ターン（図示せず）を形成し、これをマスクとして、反
応性イオンエツチングにより、前記酸化シリコン膜１４
およびポリシリコン層１３′をパターニングし、ゲート
電極１３を形成する。このとき反応ガスとしては、テト
ラフルオルメタン（フレオン）（ＣＦ４）十水素（Ｎ２
）の混合ガスおよびフルオルクロルメタン（ＣＣ、Ｑ２
Ｆ２）ガスを用いた。
用のフィールド酸化膜（図示せず）を形成し素子形成領
域を形成した後、この領域内に、膜厚３５０Ａのゲート
酸化膜１２を形成する。更に、この上層に、減圧ＣＶＤ
法により高濃度にリンドープされたポリシリコン層１３
（ρ−１５Ω／口）を膜厚３０００〜３５００人となる
ように成長させる。続いて、減圧ＣＶＤ法により、膜厚
３５０人の酸化シリコン膜１４を形成する。（第１図（
ａ）） そして、通常のホトリソグラフィーにより、レジストパ
ターン（図示せず）を形成し、これをマスクとして、反
応性イオンエツチングにより、前記酸化シリコン膜１４
およびポリシリコン層１３′をパターニングし、ゲート
電極１３を形成する。このとき反応ガスとしては、テト
ラフルオルメタン（フレオン）（ＣＦ４）十水素（Ｎ２
）の混合ガスおよびフルオルクロルメタン（ＣＣ、Ｑ２
Ｆ２）ガスを用いた。
そして第１図（ｂ）に示す如くこのゲート電極をマスク
として、Ｐ＋イオンをパワー３２ｋｅＶ。
として、Ｐ＋イオンをパワー３２ｋｅＶ。
ドーズ量１． ４ Ｘ １０１３１／ｃ−でイオン注入
し、低濃度にリンドープされた（ｎ−）拡散層１５ａ。
し、低濃度にリンドープされた（ｎ−）拡散層１５ａ。
１６ａを形成する。
続いて、第１図（Ｃ）に示す如く、クリーニングにより
、ゲート電極側壁に成長した薄い自然酸化膜を除去した
後、減圧ＣＶＤ法によりスペーサとして２５００人のタ
ングステン（Ｗ）膜１７をゲート電極の側壁にのみ選択
的に成長させる。
、ゲート電極側壁に成長した薄い自然酸化膜を除去した
後、減圧ＣＶＤ法によりスペーサとして２５００人のタ
ングステン（Ｗ）膜１７をゲート電極の側壁にのみ選択
的に成長させる。
このとき、成長条件は、六弗化タングステン（ＷＦａ）
２０ＳＣＣＭ、水素（Ｎ２）１８０ＳＣＣＭ、圧力２０
Ｐ １温度４５０℃とした。
２０ＳＣＣＭ、水素（Ｎ２）１８０ＳＣＣＭ、圧力２０
Ｐ １温度４５０℃とした。
そして、このタングステン膜１７およびゲート電極をマ
スクとして、砒素イオンをパワー４０ｋｅＶ、 ドー
ス量５Ｘ１０１５１／ｃｄでイオン注入する。
スクとして、砒素イオンをパワー４０ｋｅＶ、 ドー
ス量５Ｘ１０１５１／ｃｄでイオン注入する。
最後に、塩化水素（Ｈｉ ）及び塩素（（１！２ ）ガ
スを用いたドライエツチングあるいは塩酸処理により該
タングステン膜１７を除去した後、窒素（Ｎ２）雰囲気
中で９５０℃１０分のアニール後、９５０℃２０分の熱
酸化により、深い高濃度（ｎ＋）拡散層１５ｂ、１６ｂ
を活性化すると共に、ゲート電極の周囲に酸化膜１８を
形成する。
スを用いたドライエツチングあるいは塩酸処理により該
タングステン膜１７を除去した後、窒素（Ｎ２）雰囲気
中で９５０℃１０分のアニール後、９５０℃２０分の熱
酸化により、深い高濃度（ｎ＋）拡散層１５ｂ、１６ｂ
を活性化すると共に、ゲート電極の周囲に酸化膜１８を
形成する。
（第１図（ｄ））
このようにしてＬＤＤ構造のＭＯＳＦＥＴが再現性良く
極めて容易に形成される。
極めて容易に形成される。
この後、通常のプロセスにより、層間絶縁膜の形成、ソ
ース・ドレイン領域１５．１６およびゲート電極へのコ
ンタクトの形成および所望の配線パターンの形成を経て
デバイスとして完成される。
ース・ドレイン領域１５．１６およびゲート電極へのコ
ンタクトの形成および所望の配線パターンの形成を経て
デバイスとして完成される。
なお、実施例においては、スペーサとして、タングステ
ン膜を用いたが、モリブデン（ＭＯ）、チタン（Ｔｉ）
等の高融点金属の他、ゲート金属に対して選択的に成長
可能であってかつイオン注入に際してマスク作用をもつ
物質であれば他の物質でも良いことはいうまでもない。
ン膜を用いたが、モリブデン（ＭＯ）、チタン（Ｔｉ）
等の高融点金属の他、ゲート金属に対して選択的に成長
可能であってかつイオン注入に際してマスク作用をもつ
物質であれば他の物質でも良いことはいうまでもない。
また、実施例においては、Ｐ型基板を用いたＮＭＯＳに
ついて示したが、０ＭＯ８のように井戸型領域（ＷｅＬ
Ｌ）内に形成する場合、あるいはＰＭＯＳのように出発
材料としてＮ型基板を用いた場合等にも適用可能である
ことはいうまでもない。
ついて示したが、０ＭＯ８のように井戸型領域（ＷｅＬ
Ｌ）内に形成する場合、あるいはＰＭＯＳのように出発
材料としてＮ型基板を用いた場合等にも適用可能である
ことはいうまでもない。
以上説明してきたように、本発明の方法によれば、ＬＤ
Ｄ構造のＭＯＳＦＥＴを形成するに際し、浅い、低濃度
の不純物拡散層の形成後、選択ＣＶＤ法によりゲート電
極側壁に高融点金属膜を形成し、これをスペーサとして
、イオン注入法により深い、高濃度の不純物拡散層を形
成するようにしているため、スペーサの膜厚を極めて容
易に制御することができ、再現性良く信頼性の高いＭＯ
ＳＦＥＴを得ることが可能となる。
Ｄ構造のＭＯＳＦＥＴを形成するに際し、浅い、低濃度
の不純物拡散層の形成後、選択ＣＶＤ法によりゲート電
極側壁に高融点金属膜を形成し、これをスペーサとして
、イオン注入法により深い、高濃度の不純物拡散層を形
成するようにしているため、スペーサの膜厚を極めて容
易に制御することができ、再現性良く信頼性の高いＭＯ
ＳＦＥＴを得ることが可能となる。
第１図（ａ）乃至（ｄ）は、本発明実施例のＭＯＳＦＥ
Ｔの製造工程図、第２図（ａ）乃至（ｄ）は従来例のＭ
ＯＳＦＥＴの製造工程図、第３図は従来例における、ゲ
ート電極のエツジに対するスペーサの厚さの依存性を示
す図である。 １．１１・・・シリコン基板、２．１２・・・ゲート酸
化膜、３，１３・・・ゲート電極、４，１５・・・ソー
ス領域、５．１６・・・ ドレイン領域、４ａ、５ａ。 １５ａ、１６ａ・・・（浅い）低濃度のｎ−拡散層、４
ｂ、５ｂ、１５ｂ、１６ｂ・・・（深い）高濃度のｎ
拡散層、６・・・酸化シリコン膜（スペーサ）、１４・
・・酸化シリコン膜、１７・・・タングステン膜（スペ
ーサ）。
Ｔの製造工程図、第２図（ａ）乃至（ｄ）は従来例のＭ
ＯＳＦＥＴの製造工程図、第３図は従来例における、ゲ
ート電極のエツジに対するスペーサの厚さの依存性を示
す図である。 １．１１・・・シリコン基板、２．１２・・・ゲート酸
化膜、３，１３・・・ゲート電極、４，１５・・・ソー
ス領域、５．１６・・・ ドレイン領域、４ａ、５ａ。 １５ａ、１６ａ・・・（浅い）低濃度のｎ−拡散層、４
ｂ、５ｂ、１５ｂ、１６ｂ・・・（深い）高濃度のｎ
拡散層、６・・・酸化シリコン膜（スペーサ）、１４・
・・酸化シリコン膜、１７・・・タングステン膜（スペ
ーサ）。
Claims (2)
- （１）ゲート電極をマスクとして、不純物導入により浅
い不純物層を形成する第１の工程と、不純物導入により
深い不純物層を形成する第２の工程とを含むＬＤＤ構造
のＭＯＳＦＥＴの製造方法において 前記第２の工程が、選択ＣＶＤ法によりゲート電極側壁
にスペーサ層としての薄膜を成長せしめ、前記ゲート電
極と該薄膜とをマスクとして不純物導入を行なう工程で
あることを特徴とする半導体装置の製造方法。 - （２）前記ゲート電極はポリシリコン層からなり、前記
薄膜は高融点金属膜であることを特徴とする特許請求の
範囲第（１）項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9357086A JPS62250673A (ja) | 1986-04-23 | 1986-04-23 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9357086A JPS62250673A (ja) | 1986-04-23 | 1986-04-23 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62250673A true JPS62250673A (ja) | 1987-10-31 |
Family
ID=14085913
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9357086A Pending JPS62250673A (ja) | 1986-04-23 | 1986-04-23 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62250673A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01223768A (ja) * | 1988-03-03 | 1989-09-06 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| US5547885A (en) * | 1990-04-03 | 1996-08-20 | Mitsubishi Denki Kabushiki Kaisha | Method of making asymmetric LDD transistor |
-
1986
- 1986-04-23 JP JP9357086A patent/JPS62250673A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01223768A (ja) * | 1988-03-03 | 1989-09-06 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| US5547885A (en) * | 1990-04-03 | 1996-08-20 | Mitsubishi Denki Kabushiki Kaisha | Method of making asymmetric LDD transistor |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6475888B1 (en) | Method for forming ultra-shallow junctions using laser annealing | |
| US5296401A (en) | MIS device having p channel MOS device and n channel MOS device with LDD structure and manufacturing method thereof | |
| US6653700B2 (en) | Transistor structure and method of fabrication | |
| US5476802A (en) | Method for forming an insulated gate field effect transistor | |
| US5998849A (en) | Semiconductor device having highly-doped source/drain regions with interior edges in a dislocation-free state | |
| JPH07142726A (ja) | 電界効果型トランジスタの製造方法 | |
| US20060249795A1 (en) | Semiconductor device and fabricating method thereof | |
| JPH10214967A (ja) | 半導体装置の製造方法 | |
| KR100396709B1 (ko) | 반도체 소자의 제조방법 | |
| US5882962A (en) | Method of fabricating MOS transistor having a P+ -polysilicon gate | |
| JPH07183486A (ja) | 半導体装置及びその製造方法 | |
| US6949471B2 (en) | Method for fabricating poly patterns | |
| KR100586178B1 (ko) | 쇼트키 장벽 관통 트랜지스터 및 그 제조방법 | |
| JPH0370139A (ja) | 光学的記録再生方法 | |
| JP3394083B2 (ja) | 半導体装置及びその製造方法 | |
| JPS62250673A (ja) | 半導体装置の製造方法 | |
| KR0170436B1 (ko) | 모스트랜지스터 제조방법 | |
| JP2950244B2 (ja) | 半導体装置の製造方法 | |
| JPH05243262A (ja) | 半導体装置の製造方法 | |
| JP2904081B2 (ja) | 半導体装置の製造方法 | |
| JPH03297147A (ja) | 半導体装置の製造方法 | |
| JPH02137335A (ja) | 電界効果トランジスタの製造方法 | |
| JPH0917999A (ja) | 半導体装置の製造方法 | |
| JP2719642B2 (ja) | 半導体装置およびその製造方法 | |
| JPH0629315A (ja) | 半導体装置及び半導体装置の製造方法 |