JPH0917999A

JPH0917999A - 半導体装置の製造方法

Info

Publication number: JPH0917999A
Application number: JP16521995A
Authority: JP
Inventors: 良一 ▲吉▼川; Ryoichi Yoshikawa; Masahiro Uejima; 正弘上島
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1995-06-30
Filing date: 1995-06-30
Publication date: 1997-01-17

Abstract

(57)【要約】【目的】サイドウォールを形成することなくソース／
ドレイン端に低濃度拡散層を有する半導体装置を形成す
る。【構成】基板１１上にゲート絶縁膜１２を介してゲー
ト電極形成層１３を成膜し、この上に熱処理によって成
長する材質からなる上部パターン形成層１４を成膜す
る。ゲート電極形成層１３と上部パターン形成層１４と
をエッチング加工して、ゲート電極１３ａと上部パター
ン１４ａとを形成する。上部パターン１４ａをマスクに
したイオン注入によって、基板１１の表面側に低濃度拡
散層１７を形成するための第１不純物５を導入する。熱
処理によって上部パターン１４ａを選択的に成長させ
る。成長させた上部パターン１４ａをマスクにした略垂
直方向からのイオン注入によって、基板１１の表面側に
ソース拡散層１８ａ及びドレイン拡散層１８ｂを形成す
るための第２不純物６を導入する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＭＯＳトランジスタと
して用いられる半導体装置の製造方法に関する。

【０００２】

【従来の技術】近年、半導体装置の高集積化に伴う素子
構造の微細化によって、各素子内に生じる電解の強度が
増加する傾向にある。このため、ＭＯＳトランジスタで
は、ソース拡散層−ドレイン拡散層間のチャネル領域両
端に低濃度拡散層を有するいわゆるＬＤＤ（Ligtly Dop
ed Drain）構造を採用することによって、素子内の電解
を緩和しホットキャリア耐性を確保している。上記ＬＤ
Ｄ構造のＭＯＳトランジスタは、図４に示す手順で製造
する。先ず、図４（１）に示すように、表面にゲート絶
縁膜４２が成膜された基板４１上に下層ポリシリコンと
上層シリサイドとのポリサイド層からなるゲート電極４
３を形成する。次に、図４（２）に示すように、ゲート
電極４３をマスクにしたイオン注入によって、基板４１
の表面側に低濃度拡散層４４を形成する。

【０００３】次いで、図４（３）に示すように、化学的
気相成長（Chemical Vapor Deposotion:以下、ＣＶＤと
記す）法によって、ゲート電極４３を覆う状態で基板４
１上に酸化シリコン膜４５を成膜する。その後、図４
（４）に示すように、反応性イオンエッチング（Reacti
ve Ion Etching: 以下、ＲＩＥときす）によって、酸化
シリコン膜４５を全面エッチバックしてゲート電極４３
及びゲート絶縁膜４２の側壁にのみ酸化シリコン膜４５
を残し、当該酸化シリコン膜４５からなるサイドウォー
ル４５ａを形成する。この際、基板４１上に酸化シリコ
ン膜４５が残らないように、オーバーエッチングを行
う。次いで、図４（５）に示すように、ゲート電極４３
及びサイドウォール４５ａをマスクにしたイオン注入に
よって、基板４１の表面側にソース拡散層４６ａ及びド
レイン拡散層４６ｂを形成する。

【０００４】その後、各拡散層中の不純物の活性化熱処
理を行い、サイドウォール４５ａの下方に低濃度拡散層
４４を有するＭＯＳトランジスタを形成する。

【０００５】

【発明が解決しようとする課題】しかし、上記半導体装
置の製造方法には、以下のような課題があった。すなわ
ち、ソース拡散層−ドレイン拡散層間に低濃度拡散層を
残すために、サイドウォールを形成するためのＣＶＤ工
程とＲＩＥ工程とを行う必要があり、プロセスが長くな
る。また、例えば、上記ＭＯＳトランジスタが形成され
るウエハ上に、当該ＭＯＳトランジスタ以外の素子やそ
の他の領域が配置される場合には、上記各イオン注入を
行う際にはＭＯＳトランジスタ以外の部分をマスクで覆
う必要がある。ところが、上記製造方法では２度のイオ
ン注入の間にサイドウォールを形成する工程を行うた
め、サイドウォール形成前と形成後とで上記マスクを２
度形成しなければならない。このため、プロセスが複雑
になる。これは、ＣＭＯＳにおけるｎＭＯＳとｐＭＯＳ
とが共に低濃度拡散層を有するものである場合には、さ
らに複雑になる。

【０００６】さらに、上記サイドウォールを形成する工
程では、酸化シリコン膜のオーバーエッチングを行うた
め、基板の表面が直接イオンビームが照射される。これ
にによって、基板表面にはイオン衝撃による損傷層が形
成される。この損傷層は、ＭＯＳトランジスタのジャン
クションリークを発生させる要因になる。

【０００７】そこで本発明は、サイドウォールを形成す
ることなく低濃度拡散層を有するＭＯＳトランジスタを
形成できる半導体装置の製造方法を提供することを目的
とする。

【０００８】

【課題を解決するための手段】上記の目的を達成するた
めの本発明の請求項１記載の半導体装置の製造方法は、
先ず第１工程で基板上にゲート絶縁膜を介してゲート電
極形成層を成膜し、当該ゲート電極形成層上にこれより
も熱処理によって成長する材質からなる上部パターン形
成層を成膜する。次いで、第２工程でこれらの膜をエッ
チング加工してゲート電極と上部パターンとを形成した
後、第３工程でのイオン注入によって基板の表面側に低
濃度拡散層を形成するための第１不純物を導入する。次
に、第４工程で熱処理によって上部パターンをゲート電
極よりもその側壁方向に成長させた後、第５工程ではこ
の上部パターンをマスクにした略垂直方向からのイオン
注入によって、基板の表面側にソース拡散層及びドレイ
ン拡散層を形成するための第２不純物を導入する。

【０００９】また、請求項２記載の半導体装置の製造方
法では、請求項１記載の方法と同様にゲート電極と上部
パターンとを形成し、熱処理によって上部パターンをゲ
ート電極よりもその側壁方向に成長させた後、成長させ
た上部パターンをマスクにした斜めイオン注入によって
基板の表面側に低濃度拡散層を形成するための第１不純
物を導入すると共に、この上部パターンをマスクにした
略垂直方向からのイオン注入によって基板の表面側にソ
ース拡散層及びドレイン拡散層を形成するための第２不
純物を導入する。

【００１０】さらに、請求項３記載の半導体装置の製造
方法では、先ず、第１工程で基板上にゲート絶縁膜を介
してゲート電極形成層を成膜し、当該ゲート電極形成層
上にこれよりもエッチング選択比が低い材質からなる上
部パターン形成層を成膜する。次いで、これらの膜をエ
ッチング加工してゲート電極とこのゲート電極がゲート
絶縁膜と接する面よりも横方向に張り出した上部パター
ンとを形成した後、第３工程では、上部パターンをマス
クにした斜めイオン注入によって基板の表面側に低濃度
拡散層を形成するための第１不純物を導入すると共に、
上部パターンをマスクにした略垂直方向からのイオン注
入によって基板の表面側にソース拡散層及びドレイン拡
散層を形成するための第２不純物を導入する。

【００１１】

【作用】請求項１の半導体装置の製造方法によれば、ゲ
ート電極上の上部パターンを熱処理によって当該ゲート
電極の横方向に成長させる前後で、当該上部パターンを
マスクにしてイオン注入を行う。このため、成長させる
前の上部パターンをマスクにしてイオン注入した第１不
純物は、ゲート電極から露出する基板の表面部分に導入
される。一方、成長させた上部パターンをマスクにして
略垂直方向からイオン注入した第２不純物は、当該成長
した上部パターンがゲート電極からはみだした部分の下
方の基板表面には導入されないため、この部分にはソー
ス拡散層及びドレイン拡散層は形成されない。したがっ
て、ソース拡散層とドレイン拡散層との間のチャネル領
域両端に、第１不純物のみが導入された低濃度拡散層が
形成される。

【００１２】また、請求項２の半導体装置の製造方法に
よれば、ゲート電極上の上部パターンを熱処理によって
当該ゲート電極の横方向に成長させた後、当該上部パタ
ーンをマスクにして斜めイオン注入と略垂直方向からの
イオン注入とを行う。このため、斜めイオン注入した第
１不純物は、成長した上部パターン下方の基板表面にも
導入される。一方、略垂直方向からイオン注入した第２
不純物は、上部パターン下方の基板表面には導入されな
いため、この部分にはソース拡散層及びドレイン拡散層
は形成されない。したがって、ソース拡散層とドレイン
拡散層との間のチャネル領域両端に、第１不純物のみが
導入された低濃度拡散層が形成される。

【００１３】また、請求項３の半導体装置の製造方法に
よれば、エッチングによってゲート電極とこのゲート電
極がゲート絶縁膜と接する面よりも横方向に張り出した
上部パターンとを形成した後、当該上部パターンをマス
クにして斜めイオン注入と略垂直方向からのイオン注入
とを行う。このため、斜めイオン注入した第１不純物
は、上部パターン下方の基板表面にも導入される。一
方、略垂直方向からイオン注入した第２不純物は、上部
パターン下方の基板表面には導入されないため、この部
分にはソース拡散層及びドレイン拡散層は形成されな
い。したがって、ソース拡散層とドレイン拡散層との間
のチャネル領域両端に、第１不純物のみが導入された低
濃度拡散層が形成される。

【００１４】

【実施例】以下、本発明の半導体装置の製造方法を、Ｍ
ＯＳトランジスタの製造方法に適用した実施例に基づい
て詳しく説明する。図１（１）〜（５）は、本発明にお
ける請求項１の製造方法を説明するための図であり、こ
れらの図を用いて請求項１記載の製造方法の一例を第１
実施例として説明する。

【００１５】先ず、図１（１）に示す第１工程では、シ
リコンからなる基板１１上に、パイロジェニック酸化法
によって膜厚７ｎｍ程度の酸化シリコンからなるゲート
絶縁膜１２を成膜する。上記パイロジェニック酸化法で
は、一例として反応ガスにＨ ₂（水素ガス）／Ｏ₂（酸
素ガス）を用い、酸化温度を８５０℃に保って基板１１
の表面を酸化させて、酸化シリコン膜を成長させる。

【００１６】次に、ゲート絶縁膜１２上に、ゲート電極
形成層１３として膜厚７０ｎｍ程度の非晶質シリコン膜
を成膜する。上記非晶質シリコン膜の成膜は、減圧ＣＶ
Ｄ（Chemical Vapor Deposition:化学的気相成長) 法に
よって行うこととし、成膜条件の一例としては、反応ガ
スにＳｉＨ₄を用い堆積温度を５５０℃に保つこととす
る。その後、ゲート電極形成層１３上に、このゲート電
極形成層１３よりも熱処理による成長が大きい材質から
なる上部パターン形成層１４を成膜する。このような上
部パターン形成層１４として、ここではタングステンシ
リサイド（ＷＳｉ）のような金属シリサイドを用いると
とする。上記ＷＳｉの成膜は、減圧ＣＶＤ法によって行
うこととし、成膜条件の一例としては、反応ガスにＷＦ
₆／ＳｉＣｌ ₂Ｈ₂を用い、堆積温度を６６０℃に保
ち、膜厚７０ｎｍ程度に成膜する。

【００１７】その後、上部パターン形成層１４上に、例
えばＣＶＤ法によって膜厚５０ｎｍ程度の酸化シリコン
からなる絶縁膜１５を成膜する。この絶縁膜１５は、後
の熱処理工程で上部パターン形成層１４からなる上部パ
ターンが剥がれることを防止するための層であり、上記
酸化シリコン以外でも、上記上部パターンの剥がれを防
止できるものであれば良い。また、この絶縁膜１５は、
上部パターンの剥がれを考慮する必要のない場合には、
設ける必要はない。

【００１８】次いで、図１（２）に示す第２工程では、
リソグラフィー法によって絶縁膜１５上にレジストパタ
ーン１６を形成する。その後、レジストパターン１６を
マスクにして、絶縁膜１５，上部パターン形成層１４及
びゲート電極形成層１３をエッチング加工する。このエ
ッチング加工は、例えばＣｌ₂（塩素ガス）／Ｏ₂をエ
ッチングガスとしたＥＣＲ（ElectronCycrotron Resona
nce）エッチングによって、異方的に行う。これによっ
て、上面に絶縁膜１５が成膜された状態で、上部パター
ン形成層１４からなる上部パターン１４ａと、ゲート電
極形成層１３からなるゲート電極１３ａが形成される。
但し、ここでは、上部パターン１４ａはタングステンシ
リサイドからなるものであるため、この上部パターン１
４ａもここで形成する半導体装置における真のゲート電
極を構成する要素になる。上記のようにして、ゲート電
極１３ａ及び上部パターン１４ａを形成した後、レジス
トパターン１６を除去する。

【００１９】次に、図１（３）に示す第３工程では、上
部パターン１４ａ上の絶縁膜１５をマスクにしたイオン
注入によって、基板１１の表面側に低濃度拡散層１７を
形成するための第１不純物５を導入する。このイオン注
入は、例えば以下示す条件で行う。注入イオン：ヒ素イオン（Ａｓ⁺）イオンの注入角度：基板１１のチャネリングを考慮し
た範囲で基板１１の表面に対してほぼ垂直に設定注入エネルギー：２０ｋｅＶ注入ドーズ量：６×１０¹³個／ｃｍ²

【００２０】次に、図１（４）に示す第４工程では、上
部パターン１４ａを熱処理することによって、この上部
パターン１４ａを成長させ、ゲート電極１３ａ及び絶縁
膜１５から横方向に張り出したひさし部Ａを形成する。
この熱処理は、例えば窒素ガスと酸素ガスとの雰囲気下
において８５０℃で１０分間行う。これによって、ひさ
し部Ａを例えば２０〜５０ｎｍの幅に形成する。

【００２１】その後、図１（５）に示す第５工程では、
絶縁膜１５と上部パターン１４ａのひさし部Ａとをマス
クにした略垂直方向からのイオン注入によって、基板１
１の表面側にソース拡散層１８ａとドレイン拡散層１８
ｂとを形成するための第２不純物６を導入する。このイ
オン注入は、例えば以下示す条件で行う。注入イオン：ヒ素イオン（Ａｓ⁺）イオンの注入角度：基板１１のチャネリングを考慮し
た範囲で基板１１の表面に対してほぼ垂直に設定注入エネルギー：２０ｋｅＶ注入ドーズ量：５×１０¹⁵個／ｃｍ² このイオン注入によって、ゲート電極１３ａのひさし部
Ａの下方に、上記第１不純物（５）のみが導入された低
濃度拡散層１７が残る。

【００２２】上記のようにイオン注入を行った後、基板
１１の表面側に導入した上記各不純物の活性化アニール
処理を行う。この処理は、例えば８５０℃に加熱され窒
素ガス雰囲気で満たされた熱処理炉内で行う。以上によ
って、ソース拡散層１８ａとドレイン拡散層１８ｂとの
間のチャネル領域両端に低濃度拡散層１７を有するＭＯ
Ｓトランジスタが半導体装置１として形成される。

【００２３】上記製造方法では、ゲート電極の側壁にサ
イドウォールを形成することなくソース拡散層１８ａと
ドレイン拡散層１８ｂとの間に低濃度拡散層１７を有す
るＭＯＳトランジスタが形成される。このため、上記半
導体装置１の製造工程において、サイドウォールを形成
する工程を削減することが可能になる。これと共に、上
記サイドウォールを形成する際に基板１１に加えられる
イオン衝撃による損傷の発生を防止することが可能にな
る。

【００２４】次に、図２（１）〜（５）は、本発明にお
ける請求項２の製造方法を説明するための図であり、こ
れらの図を用いて請求項２記載の製造方法の一例を第２
実施例として説明する。尚、第１実施例と共通の構成要
素には、第１実施例と同一の符号を用いて説明を行う。
先ず、図２（１）に示す第１工程及び図２（２）に示す
第２工程を、上記第１実施例の第１工程及び第２工程と
同様に行い、基板１１上にゲート絶縁膜１２を介して、
ゲート電極１３ａ及び上部パターン１４ａを形成する。
上部パターン１４ａ上には絶縁膜１５を形成する。

【００２５】次いで、上記第２工程で使用したレジスト
パターン（１６）を除去した後、図２（３）に示す第３
工程では、上記第１実施例の第４工程と同様の熱処理に
ょって、上部パターン１４ａをその側壁方向に成長さ
せ、当該上部パターン１４ａにゲート電極１３ａ及び絶
縁膜１５から横方向に張り出したひさし部Ａを形成す
る。

【００２６】その後、図２（４）に示す第３工程では、
ゲート電極１３ａをマスクにした斜めイオン注入によっ
て、基板１１の表面側に低濃度拡散層１７を形成するた
めの第１不純物５を導入する。この斜めイオン注入は、
ゲート電極１３ａの下方に各方向から第１不純物が導入
されるように、例えば基板１１を回転させながら行うこ
ととし、例えば以下示す条件で行う。注入イオン：リンイオン（Ｐ⁺）イオンの注入角度：４５度注入エネルギー：４０ｋｅＶ注入ドーズ量：３×１０¹³個／ｃｍ²

【００２７】次に、図２（５）に示す第５工程では、上
記第１実施例の第５工程と同様にイオンの注入角度をほ
ぼ垂直に保ったイオン注入を行い、基板１１の表面側に
ソース拡散層１８ａとドレイン拡散層１８ｂとを形成す
るための第２不純物６を導入する。これによって、ゲー
ト電極１３ａのひさし部Ａの下方に、上記第１不純物
（５）のみが導入された低濃度拡散層１７を形成する。
上記第４工程と第５工程とは、逆の順序で行っても良
い。

【００２８】上記のようにイオン注入を行った後、第１
実施例と同様に上記各不純物の活性化アニール処理を行
う。これによって、ソース拡散層１８ａとドレイン拡散
層１８ｂとの間のチャネル領域両端に低濃度拡散層１７
を有するＭＯＳトランジスタが半導体装置１として形成
される。

【００２９】上記第２実施例の製造方法でも、ゲート電
極１３ａの側壁にサイドウォールを形成することなくソ
ース拡散層１８ａとドレイン拡散層１８ｂとの間に低濃
度拡散層１７を有するＭＯＳトランジスタが形成され
る。このため、上記第１実施例と同様に、半導体装置１
の製造工程において、サイドウォールを形成する工程を
削減することが可能になると共に、上記サイドウォール
を形成する際に基板１１に加えられるイオン衝撃による
損傷の発生を防止することが可能になる。

【００３０】次に、図３（１）〜（４）は、本発明にお
ける請求項３の製造方法を説明するための図であり、こ
れらの図を用いて請求項３記載の製造方法の一例を第３
実施例として説明する。先ず、図３（１）に示す第１工
程では、シリコンからなる基板３１上にゲート絶縁膜３
２を成膜する。次いで、ゲート絶縁膜３２上に、ゲート
電極形成層３３として膜厚１００ｎｍ程度のポリシリコ
ン膜を成膜する。その後、ゲート電極形成層３３上に、
このゲート電極形成層３３よりもエッチング選択比を低
く保てる材質からなる上部パターン形成層３４を成膜す
る。このような上部パターン形成層３４として、ここで
はＷＳｉのような金属シリサイドを用いるととし、膜厚
１００ｎｍ程度で成膜する。上記金属シリサイドは、エ
ッチング条件の設定によって、ポリシリコンからなるゲ
ート電極形成層３３よりも等方的なエッチングの選択比
が低く保たれる。上記各層の成膜は、例えば上記第１及
び第２実施例の第１工程と同様に行う。

【００３１】次に、リソグラフィー法によってゲート電
極形成層３３上にレジストパターン３６を形成した後、
レジストパターン３６をマスクにして上部パターン形成
層３４及びゲート電極形成層３３をエッチングし、上部
パターン３４ａとゲート電極３３ａとを形成する。この
エッチング加工では、例えば先ず、レジストパターン３
６をマスクにした異方性エッチングによって、上部パタ
ーン形成層３４とゲート電極形成層３３とをエッチング
加工する。そして、上部パターン形成層３４からなる上
部パターン３４ａと、ゲート電極形成層３３からなるゲ
ート電極３３ａとを形成する。ここでは、上部パターン
３４ａはＷＳｉからなるものであるため、この上部パタ
ーン３４ａはここで形成する半導体装置における真のゲ
ート電極を構成する要素になる。その後、等方的なエッ
チングが進むようにエッチング圧力の設定を高くし、上
部パターン形成層３４よりも等方的なエッチングに対す
る選択比が高いゲート電極形成層３３の等方的なエッチ
ングを進める。そして、上部パターン３４ａ下のゲート
電極３３ａに、１００ｎｍ程度の幅のサイドエッングを
入れる。これによって、上部パターン３４ａに、ゲート
電極３３ａの側壁から横方向に張り出したひさし部Ａを
形成する。

【００３２】次いで、レジストパターン３６を除去した
後の図３（３）に示す第３工程では、上部パターン３４
ａをマスクにした斜めイオン注入によって、基板３１の
表面側に低濃度拡散層３７を形成するための第１不純物
５を導入する。上記斜めイオン注入は、ゲート電極３３
ａの下方に各方向から第１不純物が導入されるように、
例えば基板３１を回転させながら行うこととし、例えば
以下示す条件で行う。注入イオン：リンイオン（Ｐ⁺）イオンの注入角度：４５度注入エネルギー：４０ｋｅＶ注入ドーズ量：３×１０¹³個／ｃｍ²

【００３３】次に、図３（４）に示す第４工程では、上
部パターン３４ａをマスクにして基板３１表面に対して
ほぼ垂直の入射角度を保ったイオン注入によって、基板
３１の表面側にソース拡散層３８ａとドレイン拡散層３
８ｂとを形成するための第２不純物６を導入する。上記
イオン注入は、例えば以下示す条件で行う。注入イオン：ヒ素イオン（Ａｓ⁺）イオンの注入角度：基板３１のチャネリングを考慮し
た範囲で基板３１の表面に対してほぼ垂直に設定注入エネルギー：２５ｋｅＶ注入ドーズ量：３×１０¹⁵個／ｃｍ² これによって、ゲート電極３３ａのひさし部Ａの下方
に、上記第１不純物（＠）のみた導入された低濃度拡散
層３７を形成する。尚、上記第３工程と第４工程とは、
逆の順序で行っても良い。

【００３４】上記のようにイオン注入を行った後、第１
実施例及び第２実施例と同様に上記各不純物の活性化ア
ニール処理を行う。これによって、ソース拡散層３８ａ
とドレイン拡散層３８ｂとの間のチャネル領域両端に低
濃度拡散層３７を有するＭＯＳトランジスタが半導体装
置３として形成される。

【００３５】上記第３実施例の製造方法でも、ゲート電
極３３ａの側壁にサイドウォールを形成することなく低
濃度拡散層３７を有するＭＯＳトランジスタが形成され
る。このため、上記第１実施例と同様に、半導体装置３
の製造工程において、サイドウォールを形成する工程を
削減することが可能になると共に、上記サイドウォール
を形成する際に基板３１に加えられるイオン衝撃による
損傷の発生を防止することが可能になる。

【００３６】上記第３実施例では、ゲート電極形成層３
３をポリシリコン，上部パターン形成層３４を金属シリ
サイドで形成した。しかし、ゲート電極形成層３３をポ
リシリコン，上部パターン形成層３４をゲート電極形成
層３３よりも不純物濃度の薄いポリシリコンで形成して
も良い。この場合、実施例と同様にゲート電極と上部パ
ターンとで真のゲート電極が構成される。また、ゲート
電極形成層３３をポリシリコン，上部パターン形成層３
４を酸化シリコンのような絶縁材料で形成しても良い。
この場合、上部パターン３４ａは、次の工程で成膜され
る層間絶縁膜の一部を構成するものになる。

【００３７】また、上記第２，第３実施例では、基板上
に単体のｎチャンネルＭＯＳトランジスタを形成する場
合を説明した。しかし、同一基板上に、上記ｎチャンネ
ルＭＯＳトランジスタと共に、例えばｐチャンネルＭＯ
Ｓトランジスタのような異なる素子やその他の領域を形
成する場合には、上記実施例で示した各イオン注入工程
の前に、基板上に上記ｎＭＯＳトランジスタの形成領域
のみを開口する形状のマスクを形成し、このマスク上か
ら上記イオン注入を行う必要がある。しかし、上記第
２，第３実施例では、上部パターンにひさし部を形成し
た後でかつ２回のイオン注入の前に上記マスクを形成す
れば、このマスクを２回のイオン注入に用いることがで
きる。したがって、サイドウォールを形成する場合と比
較して上記マスクの形成に係わる工程を半減することが
可能になる。これによって、複数の機能素子が形成され
た半導体装置の製造工程を大幅に削減することができ
る。

【００３８】さらに、上記第１〜第３実施例で、上部パ
ターン形成層の材質として導電性材料を用いた場合に
は、上部パターンも半導体装置のゲート電極を構成する
要素になる。そして、チャネル長に対してゲート電極を
構成する上部パターンの線幅が広くなるため、ゲート部
の低抵抗化が図られる。

【００３９】

【発明の効果】以上説明したように、本発明の請求項１
記載の半導体装置の製造方法によれば、ゲート電極上の
上部パターンを熱処理によって選択的に横方向に成長さ
せる前後で当該上部パターンをマスクにしてイオン注入
を行うことで、上部パターンがゲート電極からはみだし
た部分の下方に上記熱処理前のイオン注入による第１不
純物のみが導入された低濃度拡散層を形成することがで
きる。このため、サイドウォールを形成することなくゲ
ート電極両脇のソースドレイン拡散層間に低濃度拡散層
を有する半導体装置を形成することが可能になり、半導
体層の形成工程においてサイドウォールの形成工程を削
減しかつサイドウォールの形成による基板の損傷を防止
することができる。

【００４０】また、請求項２または請求項３の半導体装
置の製造方法によれば、ゲート電極上の上部パターンを
熱処理によって選択的に横方向に成長させるか、または
上部パターン下のゲート電極がゲート絶縁膜と接する部
分を横方向にエッチングした後、当該上部パターンをマ
スクにした斜めイオン注入と略垂直方向からのイオン注
入とを行うことで、上部パターンがゲート電極からはみ
だした部分の下方に斜めイオン注入による第１不純物の
みが導入された低濃度拡散層を形成することができる。
このため、上記請求項１記載の方法と同様に、半導体層
の形成工程においてサイドウォールの形成工程を削減し
かつサイドウォールの形成による基板の損傷を防止する
ことができる。

【図面の簡単な説明】

【図１】第１実施例を示す断面工程図である。

【図２】第２実施例を示す断面工程図である。

【図３】第３実施例を示す断面工程図である。

【図４】従来例を示す断面工程図である。

【符号の説明】５第１不純物６第２不純物１１，３１基板１２，３２ゲ
ート絶縁膜１３，３３ゲート電極形成層１３ａ，３３ａ
ゲート電極１４，３４上部パターン形成層１４ａ，３４ａ
上部パターン１７，３７低濃度拡散層１８ａ，３８ａ
ソース拡散層１８ｂ，３８ｂドレイン拡散層

Claims

【特許請求の範囲】

【請求項１】基板上にゲート絶縁膜を介してゲート電
極形成層を成膜し、当該ゲート電極形成層上に当該ゲー
ト電極形成層よりも熱処理によって成長する材質からな
る上部パターン形成層を成膜する第１工程と、前記ゲート電極形成層と前記上部パターン形成層とをエ
ッチング加工して、当該ゲート電極形成層からなるゲー
ト電極と当該上部パターン形成層からなる上部パターン
とを形成する第２工程と、前記上部パターンをマスクにしたイオン注入によって、
前記基板の表面側に低濃度拡散層を形成するための第１
不純物を導入する第３工程と、熱処理によって前記上部パターンを選択的に成長させ、
当該上部パターンを前記ゲート電極よりもその側壁方向
に張り出した形状する第４工程と、前記成長させた上部パターンをマスクにしたほぼ垂直方
向からのイオン注入によって、前記基板の表面側にソー
ス拡散層及びドレイン拡散層を形成するための第２不純
物を導入する第５工程と、を備えたことを特徴とする半
導体装置の製造方法。
【請求項２】基板上にゲート絶縁膜を介してゲート電
極形成層を成膜し、当該ゲート電極形成層上に当該ゲー
ト電極形成層よりも熱処理によって成長する材質からな
る上部パターン形成層を成膜する第１工程と、前記ゲート電極形成層と前記上部パターン形成層とをエ
ッチング加工して、当該ゲート電極形成層からなるゲー
ト電極と当該上部パターン形成層からなる上部パターン
とを形成する第２工程と、熱処理によって前記上部パターンを選択的に成長させ、
当該上部パターンを前記ゲート電極よりもその側壁方向
に張り出した形状する第３工程と、前記成長させた上部パターンをマスクにした斜めイオン
注入によって前記基板の表面側に低濃度拡散層を形成す
るための第１不純物を導入すると共に、前記成長させた
上部パターンをマスクにした略垂直方向からのイオン注
入によって前記基板の表面側にソース拡散層及びドレイ
ン拡散層を形成するための第２不純物を導入する第４工
程と、を備えたことを特徴とする半導体装置の製造方
法。
【請求項３】基板上にゲート絶縁膜を介してゲート電
極形成層を成膜し、当該ゲート電極形成層上に当該ゲー
ト電極形成層によりもエッチング選択比が低くなる材質
からなる上部パターン形成層を成膜する第１工程と、前記ゲート電極形成層と前記上部パターン形成層とをエ
ッチング加工して当該上部パターン形成層からなる上部
パターンと当該ゲート電極形成層からなるゲート電極と
を形成すると共に、当該ゲート電極を選択的にエッチン
グして当該ゲート電極が前記ゲート絶縁膜と接する面よ
りも前記上部パターンをその側壁方向に張り出した形状
にする第２工程と、前記上部パターンをマスクにした斜めイオン注入によっ
て前記基板の表面側に低濃度拡散層を形成するための第
１不純物を導入すると共に、前記上部パターンをマスク
にした略垂直方向からのイオン注入によって前記基板の
表面側にソース拡散層及びドレイン拡散層を形成するた
めの第２不純物を導入する第３工程と、を備えたことを
特徴とする半導体装置の製造方法。