JPH0917999A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

Info

Publication number
JPH0917999A
JPH0917999A JP16521995A JP16521995A JPH0917999A JP H0917999 A JPH0917999 A JP H0917999A JP 16521995 A JP16521995 A JP 16521995A JP 16521995 A JP16521995 A JP 16521995A JP H0917999 A JPH0917999 A JP H0917999A
Authority
JP
Japan
Prior art keywords
gate electrode
upper pattern
forming
layer
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP16521995A
Other languages
English (en)
Inventor
良一 ▲吉▼川
Ryoichi Yoshikawa
Masahiro Uejima
正弘 上島
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Corp
Original Assignee
Sony Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Corp filed Critical Sony Corp
Priority to JP16521995A priority Critical patent/JPH0917999A/ja
Publication of JPH0917999A publication Critical patent/JPH0917999A/ja
Pending legal-status Critical Current

Links

Landscapes

  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

(57)【要約】 【目的】 サイドウォールを形成することなくソース/
ドレイン端に低濃度拡散層を有する半導体装置を形成す
る。 【構成】 基板11上にゲート絶縁膜12を介してゲー
ト電極形成層13を成膜し、この上に熱処理によって成
長する材質からなる上部パターン形成層14を成膜す
る。ゲート電極形成層13と上部パターン形成層14と
をエッチング加工して、ゲート電極13aと上部パター
ン14aとを形成する。上部パターン14aをマスクに
したイオン注入によって、基板11の表面側に低濃度拡
散層17を形成するための第1不純物5を導入する。熱
処理によって上部パターン14aを選択的に成長させ
る。成長させた上部パターン14aをマスクにした略垂
直方向からのイオン注入によって、基板11の表面側に
ソース拡散層18a及びドレイン拡散層18bを形成す
るための第2不純物6を導入する。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、MOSトランジスタと
して用いられる半導体装置の製造方法に関する。
【0002】
【従来の技術】近年、半導体装置の高集積化に伴う素子
構造の微細化によって、各素子内に生じる電解の強度が
増加する傾向にある。このため、MOSトランジスタで
は、ソース拡散層−ドレイン拡散層間のチャネル領域両
端に低濃度拡散層を有するいわゆるLDD(Ligtly Dop
ed Drain)構造を採用することによって、素子内の電解
を緩和しホットキャリア耐性を確保している。上記LD
D構造のMOSトランジスタは、図4に示す手順で製造
する。先ず、図4(1)に示すように、表面にゲート絶
縁膜42が成膜された基板41上に下層ポリシリコンと
上層シリサイドとのポリサイド層からなるゲート電極4
3を形成する。次に、図4(2)に示すように、ゲート
電極43をマスクにしたイオン注入によって、基板41
の表面側に低濃度拡散層44を形成する。
【0003】次いで、図4(3)に示すように、化学的
気相成長(Chemical Vapor Deposotion:以下、CVDと
記す)法によって、ゲート電極43を覆う状態で基板4
1上に酸化シリコン膜45を成膜する。その後、図4
(4)に示すように、反応性イオンエッチング(Reacti
ve Ion Etching: 以下、RIEときす)によって、酸化
シリコン膜45を全面エッチバックしてゲート電極43
及びゲート絶縁膜42の側壁にのみ酸化シリコン膜45
を残し、当該酸化シリコン膜45からなるサイドウォー
ル45aを形成する。この際、基板41上に酸化シリコ
ン膜45が残らないように、オーバーエッチングを行
う。次いで、図4(5)に示すように、ゲート電極43
及びサイドウォール45aをマスクにしたイオン注入に
よって、基板41の表面側にソース拡散層46a及びド
レイン拡散層46bを形成する。
【0004】その後、各拡散層中の不純物の活性化熱処
理を行い、サイドウォール45aの下方に低濃度拡散層
44を有するMOSトランジスタを形成する。
【0005】
【発明が解決しようとする課題】しかし、上記半導体装
置の製造方法には、以下のような課題があった。すなわ
ち、ソース拡散層−ドレイン拡散層間に低濃度拡散層を
残すために、サイドウォールを形成するためのCVD工
程とRIE工程とを行う必要があり、プロセスが長くな
る。また、例えば、上記MOSトランジスタが形成され
るウエハ上に、当該MOSトランジスタ以外の素子やそ
の他の領域が配置される場合には、上記各イオン注入を
行う際にはMOSトランジスタ以外の部分をマスクで覆
う必要がある。ところが、上記製造方法では2度のイオ
ン注入の間にサイドウォールを形成する工程を行うた
め、サイドウォール形成前と形成後とで上記マスクを2
度形成しなければならない。このため、プロセスが複雑
になる。これは、CMOSにおけるnMOSとpMOS
とが共に低濃度拡散層を有するものである場合には、さ
らに複雑になる。
【0006】さらに、上記サイドウォールを形成する工
程では、酸化シリコン膜のオーバーエッチングを行うた
め、基板の表面が直接イオンビームが照射される。これ
にによって、基板表面にはイオン衝撃による損傷層が形
成される。この損傷層は、MOSトランジスタのジャン
クションリークを発生させる要因になる。
【0007】そこで本発明は、サイドウォールを形成す
ることなく低濃度拡散層を有するMOSトランジスタを
形成できる半導体装置の製造方法を提供することを目的
とする。
【0008】
【課題を解決するための手段】上記の目的を達成するた
めの本発明の請求項1記載の半導体装置の製造方法は、
先ず第1工程で基板上にゲート絶縁膜を介してゲート電
極形成層を成膜し、当該ゲート電極形成層上にこれより
も熱処理によって成長する材質からなる上部パターン形
成層を成膜する。次いで、第2工程でこれらの膜をエッ
チング加工してゲート電極と上部パターンとを形成した
後、第3工程でのイオン注入によって基板の表面側に低
濃度拡散層を形成するための第1不純物を導入する。次
に、第4工程で熱処理によって上部パターンをゲート電
極よりもその側壁方向に成長させた後、第5工程ではこ
の上部パターンをマスクにした略垂直方向からのイオン
注入によって、基板の表面側にソース拡散層及びドレイ
ン拡散層を形成するための第2不純物を導入する。
【0009】また、請求項2記載の半導体装置の製造方
法では、請求項1記載の方法と同様にゲート電極と上部
パターンとを形成し、熱処理によって上部パターンをゲ
ート電極よりもその側壁方向に成長させた後、成長させ
た上部パターンをマスクにした斜めイオン注入によって
基板の表面側に低濃度拡散層を形成するための第1不純
物を導入すると共に、この上部パターンをマスクにした
略垂直方向からのイオン注入によって基板の表面側にソ
ース拡散層及びドレイン拡散層を形成するための第2不
純物を導入する。
【0010】さらに、請求項3記載の半導体装置の製造
方法では、先ず、第1工程で基板上にゲート絶縁膜を介
してゲート電極形成層を成膜し、当該ゲート電極形成層
上にこれよりもエッチング選択比が低い材質からなる上
部パターン形成層を成膜する。次いで、これらの膜をエ
ッチング加工してゲート電極とこのゲート電極がゲート
絶縁膜と接する面よりも横方向に張り出した上部パター
ンとを形成した後、第3工程では、上部パターンをマス
クにした斜めイオン注入によって基板の表面側に低濃度
拡散層を形成するための第1不純物を導入すると共に、
上部パターンをマスクにした略垂直方向からのイオン注
入によって基板の表面側にソース拡散層及びドレイン拡
散層を形成するための第2不純物を導入する。
【0011】
【作用】請求項1の半導体装置の製造方法によれば、ゲ
ート電極上の上部パターンを熱処理によって当該ゲート
電極の横方向に成長させる前後で、当該上部パターンを
マスクにしてイオン注入を行う。このため、成長させる
前の上部パターンをマスクにしてイオン注入した第1不
純物は、ゲート電極から露出する基板の表面部分に導入
される。一方、成長させた上部パターンをマスクにして
略垂直方向からイオン注入した第2不純物は、当該成長
した上部パターンがゲート電極からはみだした部分の下
方の基板表面には導入されないため、この部分にはソー
ス拡散層及びドレイン拡散層は形成されない。したがっ
て、ソース拡散層とドレイン拡散層との間のチャネル領
域両端に、第1不純物のみが導入された低濃度拡散層が
形成される。
【0012】また、請求項2の半導体装置の製造方法に
よれば、ゲート電極上の上部パターンを熱処理によって
当該ゲート電極の横方向に成長させた後、当該上部パタ
ーンをマスクにして斜めイオン注入と略垂直方向からの
イオン注入とを行う。このため、斜めイオン注入した第
1不純物は、成長した上部パターン下方の基板表面にも
導入される。一方、略垂直方向からイオン注入した第2
不純物は、上部パターン下方の基板表面には導入されな
いため、この部分にはソース拡散層及びドレイン拡散層
は形成されない。したがって、ソース拡散層とドレイン
拡散層との間のチャネル領域両端に、第1不純物のみが
導入された低濃度拡散層が形成される。
【0013】また、請求項3の半導体装置の製造方法に
よれば、エッチングによってゲート電極とこのゲート電
極がゲート絶縁膜と接する面よりも横方向に張り出した
上部パターンとを形成した後、当該上部パターンをマス
クにして斜めイオン注入と略垂直方向からのイオン注入
とを行う。このため、斜めイオン注入した第1不純物
は、上部パターン下方の基板表面にも導入される。一
方、略垂直方向からイオン注入した第2不純物は、上部
パターン下方の基板表面には導入されないため、この部
分にはソース拡散層及びドレイン拡散層は形成されな
い。したがって、ソース拡散層とドレイン拡散層との間
のチャネル領域両端に、第1不純物のみが導入された低
濃度拡散層が形成される。
【0014】
【実施例】以下、本発明の半導体装置の製造方法を、M
OSトランジスタの製造方法に適用した実施例に基づい
て詳しく説明する。図1(1)〜(5)は、本発明にお
ける請求項1の製造方法を説明するための図であり、こ
れらの図を用いて請求項1記載の製造方法の一例を第1
実施例として説明する。
【0015】先ず、図1(1)に示す第1工程では、シ
リコンからなる基板11上に、パイロジェニック酸化法
によって膜厚7nm程度の酸化シリコンからなるゲート
絶縁膜12を成膜する。上記パイロジェニック酸化法で
は、一例として反応ガスにH 2 (水素ガス)/O2 (酸
素ガス)を用い、酸化温度を850℃に保って基板11
の表面を酸化させて、酸化シリコン膜を成長させる。
【0016】次に、ゲート絶縁膜12上に、ゲート電極
形成層13として膜厚70nm程度の非晶質シリコン膜
を成膜する。上記非晶質シリコン膜の成膜は、減圧CV
D(Chemical Vapor Deposition:化学的気相成長) 法に
よって行うこととし、成膜条件の一例としては、反応ガ
スにSiH4 を用い堆積温度を550℃に保つこととす
る。その後、ゲート電極形成層13上に、このゲート電
極形成層13よりも熱処理による成長が大きい材質から
なる上部パターン形成層14を成膜する。このような上
部パターン形成層14として、ここではタングステンシ
リサイド(WSi)のような金属シリサイドを用いると
とする。上記WSiの成膜は、減圧CVD法によって行
うこととし、成膜条件の一例としては、反応ガスにWF
6 /SiCl 2 2 を用い、堆積温度を660℃に保
ち、膜厚70nm程度に成膜する。
【0017】その後、上部パターン形成層14上に、例
えばCVD法によって膜厚50nm程度の酸化シリコン
からなる絶縁膜15を成膜する。この絶縁膜15は、後
の熱処理工程で上部パターン形成層14からなる上部パ
ターンが剥がれることを防止するための層であり、上記
酸化シリコン以外でも、上記上部パターンの剥がれを防
止できるものであれば良い。また、この絶縁膜15は、
上部パターンの剥がれを考慮する必要のない場合には、
設ける必要はない。
【0018】次いで、図1(2)に示す第2工程では、
リソグラフィー法によって絶縁膜15上にレジストパタ
ーン16を形成する。その後、レジストパターン16を
マスクにして、絶縁膜15,上部パターン形成層14及
びゲート電極形成層13をエッチング加工する。このエ
ッチング加工は、例えばCl2 (塩素ガス)/O2 をエ
ッチングガスとしたECR(ElectronCycrotron Resona
nce)エッチングによって、異方的に行う。これによっ
て、上面に絶縁膜15が成膜された状態で、上部パター
ン形成層14からなる上部パターン14aと、ゲート電
極形成層13からなるゲート電極13aが形成される。
但し、ここでは、上部パターン14aはタングステンシ
リサイドからなるものであるため、この上部パターン1
4aもここで形成する半導体装置における真のゲート電
極を構成する要素になる。上記のようにして、ゲート電
極13a及び上部パターン14aを形成した後、レジス
トパターン16を除去する。
【0019】次に、図1(3)に示す第3工程では、上
部パターン14a上の絶縁膜15をマスクにしたイオン
注入によって、基板11の表面側に低濃度拡散層17を
形成するための第1不純物5を導入する。このイオン注
入は、例えば以下示す条件で行う。 注入イオン :ヒ素イオン(As+ ) イオンの注入角度 :基板11のチャネリングを考慮し
た範囲で基板11の表面に対してほぼ垂直に設定 注入エネルギー :20keV 注入ドーズ量 :6×1013個/cm2
【0020】次に、図1(4)に示す第4工程では、上
部パターン14aを熱処理することによって、この上部
パターン14aを成長させ、ゲート電極13a及び絶縁
膜15から横方向に張り出したひさし部Aを形成する。
この熱処理は、例えば窒素ガスと酸素ガスとの雰囲気下
において850℃で10分間行う。これによって、ひさ
し部Aを例えば20〜50nmの幅に形成する。
【0021】その後、図1(5)に示す第5工程では、
絶縁膜15と上部パターン14aのひさし部Aとをマス
クにした略垂直方向からのイオン注入によって、基板1
1の表面側にソース拡散層18aとドレイン拡散層18
bとを形成するための第2不純物6を導入する。このイ
オン注入は、例えば以下示す条件で行う。 注入イオン :ヒ素イオン(As+ ) イオンの注入角度 :基板11のチャネリングを考慮し
た範囲で基板11の表面に対してほぼ垂直に設定 注入エネルギー :20keV 注入ドーズ量 :5×1015個/cm2 このイオン注入によって、ゲート電極13aのひさし部
Aの下方に、上記第1不純物(5)のみが導入された低
濃度拡散層17が残る。
【0022】上記のようにイオン注入を行った後、基板
11の表面側に導入した上記各不純物の活性化アニール
処理を行う。この処理は、例えば850℃に加熱され窒
素ガス雰囲気で満たされた熱処理炉内で行う。以上によ
って、ソース拡散層18aとドレイン拡散層18bとの
間のチャネル領域両端に低濃度拡散層17を有するMO
Sトランジスタが半導体装置1として形成される。
【0023】上記製造方法では、ゲート電極の側壁にサ
イドウォールを形成することなくソース拡散層18aと
ドレイン拡散層18bとの間に低濃度拡散層17を有す
るMOSトランジスタが形成される。このため、上記半
導体装置1の製造工程において、サイドウォールを形成
する工程を削減することが可能になる。これと共に、上
記サイドウォールを形成する際に基板11に加えられる
イオン衝撃による損傷の発生を防止することが可能にな
る。
【0024】次に、図2(1)〜(5)は、本発明にお
ける請求項2の製造方法を説明するための図であり、こ
れらの図を用いて請求項2記載の製造方法の一例を第2
実施例として説明する。尚、第1実施例と共通の構成要
素には、第1実施例と同一の符号を用いて説明を行う。
先ず、図2(1)に示す第1工程及び図2(2)に示す
第2工程を、上記第1実施例の第1工程及び第2工程と
同様に行い、基板11上にゲート絶縁膜12を介して、
ゲート電極13a及び上部パターン14aを形成する。
上部パターン14a上には絶縁膜15を形成する。
【0025】次いで、上記第2工程で使用したレジスト
パターン(16)を除去した後、図2(3)に示す第3
工程では、上記第1実施例の第4工程と同様の熱処理に
ょって、上部パターン14aをその側壁方向に成長さ
せ、当該上部パターン14aにゲート電極13a及び絶
縁膜15から横方向に張り出したひさし部Aを形成す
る。
【0026】その後、図2(4)に示す第3工程では、
ゲート電極13aをマスクにした斜めイオン注入によっ
て、基板11の表面側に低濃度拡散層17を形成するた
めの第1不純物5を導入する。この斜めイオン注入は、
ゲート電極13aの下方に各方向から第1不純物が導入
されるように、例えば基板11を回転させながら行うこ
ととし、例えば以下示す条件で行う。 注入イオン :リンイオン(P+ ) イオンの注入角度 :45度 注入エネルギー :40keV 注入ドーズ量 :3×1013個/cm2
【0027】次に、図2(5)に示す第5工程では、上
記第1実施例の第5工程と同様にイオンの注入角度をほ
ぼ垂直に保ったイオン注入を行い、基板11の表面側に
ソース拡散層18aとドレイン拡散層18bとを形成す
るための第2不純物6を導入する。これによって、ゲー
ト電極13aのひさし部Aの下方に、上記第1不純物
(5)のみが導入された低濃度拡散層17を形成する。
上記第4工程と第5工程とは、逆の順序で行っても良
い。
【0028】上記のようにイオン注入を行った後、第1
実施例と同様に上記各不純物の活性化アニール処理を行
う。これによって、ソース拡散層18aとドレイン拡散
層18bとの間のチャネル領域両端に低濃度拡散層17
を有するMOSトランジスタが半導体装置1として形成
される。
【0029】上記第2実施例の製造方法でも、ゲート電
極13aの側壁にサイドウォールを形成することなくソ
ース拡散層18aとドレイン拡散層18bとの間に低濃
度拡散層17を有するMOSトランジスタが形成され
る。このため、上記第1実施例と同様に、半導体装置1
の製造工程において、サイドウォールを形成する工程を
削減することが可能になると共に、上記サイドウォール
を形成する際に基板11に加えられるイオン衝撃による
損傷の発生を防止することが可能になる。
【0030】次に、図3(1)〜(4)は、本発明にお
ける請求項3の製造方法を説明するための図であり、こ
れらの図を用いて請求項3記載の製造方法の一例を第3
実施例として説明する。先ず、図3(1)に示す第1工
程では、シリコンからなる基板31上にゲート絶縁膜3
2を成膜する。次いで、ゲート絶縁膜32上に、ゲート
電極形成層33として膜厚100nm程度のポリシリコ
ン膜を成膜する。その後、ゲート電極形成層33上に、
このゲート電極形成層33よりもエッチング選択比を低
く保てる材質からなる上部パターン形成層34を成膜す
る。このような上部パターン形成層34として、ここで
はWSiのような金属シリサイドを用いるととし、膜厚
100nm程度で成膜する。上記金属シリサイドは、エ
ッチング条件の設定によって、ポリシリコンからなるゲ
ート電極形成層33よりも等方的なエッチングの選択比
が低く保たれる。上記各層の成膜は、例えば上記第1及
び第2実施例の第1工程と同様に行う。
【0031】次に、リソグラフィー法によってゲート電
極形成層33上にレジストパターン36を形成した後、
レジストパターン36をマスクにして上部パターン形成
層34及びゲート電極形成層33をエッチングし、上部
パターン34aとゲート電極33aとを形成する。この
エッチング加工では、例えば先ず、レジストパターン3
6をマスクにした異方性エッチングによって、上部パタ
ーン形成層34とゲート電極形成層33とをエッチング
加工する。そして、上部パターン形成層34からなる上
部パターン34aと、ゲート電極形成層33からなるゲ
ート電極33aとを形成する。ここでは、上部パターン
34aはWSiからなるものであるため、この上部パタ
ーン34aはここで形成する半導体装置における真のゲ
ート電極を構成する要素になる。その後、等方的なエッ
チングが進むようにエッチング圧力の設定を高くし、上
部パターン形成層34よりも等方的なエッチングに対す
る選択比が高いゲート電極形成層33の等方的なエッチ
ングを進める。そして、上部パターン34a下のゲート
電極33aに、100nm程度の幅のサイドエッングを
入れる。これによって、上部パターン34aに、ゲート
電極33aの側壁から横方向に張り出したひさし部Aを
形成する。
【0032】次いで、レジストパターン36を除去した
後の図3(3)に示す第3工程では、上部パターン34
aをマスクにした斜めイオン注入によって、基板31の
表面側に低濃度拡散層37を形成するための第1不純物
5を導入する。上記斜めイオン注入は、ゲート電極33
aの下方に各方向から第1不純物が導入されるように、
例えば基板31を回転させながら行うこととし、例えば
以下示す条件で行う。 注入イオン :リンイオン(P+ ) イオンの注入角度 :45度 注入エネルギー :40keV 注入ドーズ量 :3×1013個/cm2
【0033】次に、図3(4)に示す第4工程では、上
部パターン34aをマスクにして基板31表面に対して
ほぼ垂直の入射角度を保ったイオン注入によって、基板
31の表面側にソース拡散層38aとドレイン拡散層3
8bとを形成するための第2不純物6を導入する。上記
イオン注入は、例えば以下示す条件で行う。 注入イオン :ヒ素イオン(As+ ) イオンの注入角度 :基板31のチャネリングを考慮し
た範囲で基板31の表面に対してほぼ垂直に設定 注入エネルギー :25keV 注入ドーズ量 :3×1015個/cm2 これによって、ゲート電極33aのひさし部Aの下方
に、上記第1不純物(@)のみた導入された低濃度拡散
層37を形成する。尚、上記第3工程と第4工程とは、
逆の順序で行っても良い。
【0034】上記のようにイオン注入を行った後、第1
実施例及び第2実施例と同様に上記各不純物の活性化ア
ニール処理を行う。これによって、ソース拡散層38a
とドレイン拡散層38bとの間のチャネル領域両端に低
濃度拡散層37を有するMOSトランジスタが半導体装
置3として形成される。
【0035】上記第3実施例の製造方法でも、ゲート電
極33aの側壁にサイドウォールを形成することなく低
濃度拡散層37を有するMOSトランジスタが形成され
る。このため、上記第1実施例と同様に、半導体装置3
の製造工程において、サイドウォールを形成する工程を
削減することが可能になると共に、上記サイドウォール
を形成する際に基板31に加えられるイオン衝撃による
損傷の発生を防止することが可能になる。
【0036】上記第3実施例では、ゲート電極形成層3
3をポリシリコン,上部パターン形成層34を金属シリ
サイドで形成した。しかし、ゲート電極形成層33をポ
リシリコン,上部パターン形成層34をゲート電極形成
層33よりも不純物濃度の薄いポリシリコンで形成して
も良い。この場合、実施例と同様にゲート電極と上部パ
ターンとで真のゲート電極が構成される。また、ゲート
電極形成層33をポリシリコン,上部パターン形成層3
4を酸化シリコンのような絶縁材料で形成しても良い。
この場合、上部パターン34aは、次の工程で成膜され
る層間絶縁膜の一部を構成するものになる。
【0037】また、上記第2,第3実施例では、基板上
に単体のnチャンネルMOSトランジスタを形成する場
合を説明した。しかし、同一基板上に、上記nチャンネ
ルMOSトランジスタと共に、例えばpチャンネルMO
Sトランジスタのような異なる素子やその他の領域を形
成する場合には、上記実施例で示した各イオン注入工程
の前に、基板上に上記nMOSトランジスタの形成領域
のみを開口する形状のマスクを形成し、このマスク上か
ら上記イオン注入を行う必要がある。しかし、上記第
2,第3実施例では、上部パターンにひさし部を形成し
た後でかつ2回のイオン注入の前に上記マスクを形成す
れば、このマスクを2回のイオン注入に用いることがで
きる。したがって、サイドウォールを形成する場合と比
較して上記マスクの形成に係わる工程を半減することが
可能になる。これによって、複数の機能素子が形成され
た半導体装置の製造工程を大幅に削減することができ
る。
【0038】さらに、上記第1〜第3実施例で、上部パ
ターン形成層の材質として導電性材料を用いた場合に
は、上部パターンも半導体装置のゲート電極を構成する
要素になる。そして、チャネル長に対してゲート電極を
構成する上部パターンの線幅が広くなるため、ゲート部
の低抵抗化が図られる。
【0039】
【発明の効果】以上説明したように、本発明の請求項1
記載の半導体装置の製造方法によれば、ゲート電極上の
上部パターンを熱処理によって選択的に横方向に成長さ
せる前後で当該上部パターンをマスクにしてイオン注入
を行うことで、上部パターンがゲート電極からはみだし
た部分の下方に上記熱処理前のイオン注入による第1不
純物のみが導入された低濃度拡散層を形成することがで
きる。このため、サイドウォールを形成することなくゲ
ート電極両脇のソースドレイン拡散層間に低濃度拡散層
を有する半導体装置を形成することが可能になり、半導
体層の形成工程においてサイドウォールの形成工程を削
減しかつサイドウォールの形成による基板の損傷を防止
することができる。
【0040】また、請求項2または請求項3の半導体装
置の製造方法によれば、ゲート電極上の上部パターンを
熱処理によって選択的に横方向に成長させるか、または
上部パターン下のゲート電極がゲート絶縁膜と接する部
分を横方向にエッチングした後、当該上部パターンをマ
スクにした斜めイオン注入と略垂直方向からのイオン注
入とを行うことで、上部パターンがゲート電極からはみ
だした部分の下方に斜めイオン注入による第1不純物の
みが導入された低濃度拡散層を形成することができる。
このため、上記請求項1記載の方法と同様に、半導体層
の形成工程においてサイドウォールの形成工程を削減し
かつサイドウォールの形成による基板の損傷を防止する
ことができる。
【図面の簡単な説明】
【図1】第1実施例を示す断面工程図である。
【図2】第2実施例を示す断面工程図である。
【図3】第3実施例を示す断面工程図である。
【図4】従来例を示す断面工程図である。
【符号の説明】 5 第1不純物 6 第2不純物 11,31 基板 12,32 ゲ
ート絶縁膜 13,33 ゲート電極形成層 13a,33a
ゲート電極 14,34 上部パターン形成層 14a,34a
上部パターン 17,37 低濃度拡散層 18a,38a
ソース拡散層 18b,38b ドレイン拡散層

Claims (3)

    【特許請求の範囲】
  1. 【請求項1】 基板上にゲート絶縁膜を介してゲート電
    極形成層を成膜し、当該ゲート電極形成層上に当該ゲー
    ト電極形成層よりも熱処理によって成長する材質からな
    る上部パターン形成層を成膜する第1工程と、 前記ゲート電極形成層と前記上部パターン形成層とをエ
    ッチング加工して、当該ゲート電極形成層からなるゲー
    ト電極と当該上部パターン形成層からなる上部パターン
    とを形成する第2工程と、 前記上部パターンをマスクにしたイオン注入によって、
    前記基板の表面側に低濃度拡散層を形成するための第1
    不純物を導入する第3工程と、 熱処理によって前記上部パターンを選択的に成長させ、
    当該上部パターンを前記ゲート電極よりもその側壁方向
    に張り出した形状する第4工程と、 前記成長させた上部パターンをマスクにしたほぼ垂直方
    向からのイオン注入によって、前記基板の表面側にソー
    ス拡散層及びドレイン拡散層を形成するための第2不純
    物を導入する第5工程と、を備えたことを特徴とする半
    導体装置の製造方法。
  2. 【請求項2】 基板上にゲート絶縁膜を介してゲート電
    極形成層を成膜し、当該ゲート電極形成層上に当該ゲー
    ト電極形成層よりも熱処理によって成長する材質からな
    る上部パターン形成層を成膜する第1工程と、 前記ゲート電極形成層と前記上部パターン形成層とをエ
    ッチング加工して、当該ゲート電極形成層からなるゲー
    ト電極と当該上部パターン形成層からなる上部パターン
    とを形成する第2工程と、 熱処理によって前記上部パターンを選択的に成長させ、
    当該上部パターンを前記ゲート電極よりもその側壁方向
    に張り出した形状する第3工程と、 前記成長させた上部パターンをマスクにした斜めイオン
    注入によって前記基板の表面側に低濃度拡散層を形成す
    るための第1不純物を導入すると共に、前記成長させた
    上部パターンをマスクにした略垂直方向からのイオン注
    入によって前記基板の表面側にソース拡散層及びドレイ
    ン拡散層を形成するための第2不純物を導入する第4工
    程と、を備えたことを特徴とする半導体装置の製造方
    法。
  3. 【請求項3】 基板上にゲート絶縁膜を介してゲート電
    極形成層を成膜し、当該ゲート電極形成層上に当該ゲー
    ト電極形成層によりもエッチング選択比が低くなる材質
    からなる上部パターン形成層を成膜する第1工程と、 前記ゲート電極形成層と前記上部パターン形成層とをエ
    ッチング加工して当該上部パターン形成層からなる上部
    パターンと当該ゲート電極形成層からなるゲート電極と
    を形成すると共に、当該ゲート電極を選択的にエッチン
    グして当該ゲート電極が前記ゲート絶縁膜と接する面よ
    りも前記上部パターンをその側壁方向に張り出した形状
    にする第2工程と、 前記上部パターンをマスクにした斜めイオン注入によっ
    て前記基板の表面側に低濃度拡散層を形成するための第
    1不純物を導入すると共に、前記上部パターンをマスク
    にした略垂直方向からのイオン注入によって前記基板の
    表面側にソース拡散層及びドレイン拡散層を形成するた
    めの第2不純物を導入する第3工程と、を備えたことを
    特徴とする半導体装置の製造方法。
JP16521995A 1995-06-30 1995-06-30 半導体装置の製造方法 Pending JPH0917999A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP16521995A JPH0917999A (ja) 1995-06-30 1995-06-30 半導体装置の製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP16521995A JPH0917999A (ja) 1995-06-30 1995-06-30 半導体装置の製造方法

Publications (1)

Publication Number Publication Date
JPH0917999A true JPH0917999A (ja) 1997-01-17

Family

ID=15808121

Family Applications (1)

Application Number Title Priority Date Filing Date
JP16521995A Pending JPH0917999A (ja) 1995-06-30 1995-06-30 半導体装置の製造方法

Country Status (1)

Country Link
JP (1) JPH0917999A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007067322A (ja) * 2005-09-02 2007-03-15 Denso Corp Ldd構造の半導体装置の製造方法
JP2008227292A (ja) * 2007-03-14 2008-09-25 Sumitomo Electric Ind Ltd イオン注入マスク、イオン注入方法および半導体装置の製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007067322A (ja) * 2005-09-02 2007-03-15 Denso Corp Ldd構造の半導体装置の製造方法
JP2008227292A (ja) * 2007-03-14 2008-09-25 Sumitomo Electric Ind Ltd イオン注入マスク、イオン注入方法および半導体装置の製造方法

Similar Documents

Publication Publication Date Title
US7312138B2 (en) Semiconductor device and method of manufacture thereof
US7633124B2 (en) Semiconductor device and method of manufacturing thereof
US20050009283A1 (en) Method for removal of a spacer
JPH0729986A (ja) 半導体装置およびその製造方法
US5882962A (en) Method of fabricating MOS transistor having a P+ -polysilicon gate
JPH07115198A (ja) 半導体装置の製造方法
JP3394083B2 (ja) 半導体装置及びその製造方法
JPH0917999A (ja) 半導体装置の製造方法
US6107173A (en) Method of manufacturing semiconductor device
KR0170436B1 (ko) 모스트랜지스터 제조방법
JP3362722B2 (ja) 半導体装置の製造方法
JP2950244B2 (ja) 半導体装置の製造方法
US6013554A (en) Method for fabricating an LDD MOS transistor
KR0129984B1 (ko) 반도체장치 및 그 제조방법
JP4091565B2 (ja) 半導体装置の製造方法
JP2513312B2 (ja) Mosトランジスタの製造方法
JP3376305B2 (ja) 半導体装置の製造方法
JPS62250673A (ja) 半導体装置の製造方法
KR100266029B1 (ko) 반도체장치의 제조방법
KR100565755B1 (ko) 반도체 소자의 제조방법
JPH06181219A (ja) 半導体装置の製造方法
JP3108927B2 (ja) 半導体装置の製造方法
JPH06204243A (ja) 半導体装置の製造方法
JPH02248048A (ja) 半導体装置の製造方法
JPH10335661A (ja) 半導体装置の製造方法