JP2007067322A - Ldd構造の半導体装置の製造方法 - Google Patents
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【解決手段】 ゲート電極12dが基板面10a側の周囲が内側に凹んでいる形状に形成されるため、ゲート電極12dをマスクにして、凹部12cを通じて半導体基板10に不純物イオンを注入し、低濃度不純物層21を凹部12cの開口部より内側の下方まで入り込んで形成することができる。また、ゲート電極12dが高濃度不純物層形成工程で不純物イオンを注入するときに不純物イオンの透過を妨げる厚さに形成されるため、同じゲート電極12dをマスクにして半導体基板10に不純物イオンを注入し、高濃度不純物層22を形成することができる。つまり、ゲート電極12dの形状を低濃度不純物層21と高濃度不純物層22の形成工程で変更する必要がないので、電極形成工程を短縮することができる。
【選択図】 図1
Description
図6は、逆メサ状に形成したゲート電極を用いたLDD構造の半導体装置の製造方法を示す断面説明図である。図6(A)は、低濃度不純物層の形成工程、図6(B)は、多結晶シリコン膜の形成工程、図6(C)は、ゲート電極の形成工程、図6(D)は、高濃度不純物層の形成工程を示す断面説明図である。
まず、図6(A)に示すように、ゲート電極53をマスクにしてゲート電極53の側壁53aに平行にイオン注入N1を行い、低濃度不純物層54を側壁53aの下端より内側まで潜り込むように形成する。
次に、図6(B)に示すように、ゲート電極53及び絶縁膜52を覆って多結晶シリコン膜55を形成する。
続いて、図6(C)に示すように、異方性エッチングにより半導体基板51の基板面51aに対して垂直方向にエッチングを行い、縦断面が長方形状のゲート電極56を形成する。
そして、図6(D)に示すように、ゲート電極56をマスクにして半導体基板51の基板面に対して垂直方向にイオン注入N2を行い、高濃度不純物層57を形成する。
つまり、半導体基板に不純物イオンを注入するときにマスクとして作用する電極の形状を、第1半導体層形成工程と第2半導体層形成工程とで変更する必要がないので、電極形成工程を短縮することができるLDD構造の半導体装置の製造方法を実現することができる。
また、電極の一部がシリサイドで形成されるため、電極のシリサイド部分の比抵抗が小さくなるので、電極の寄生抵抗を低減することができる。
この発明に係るLDD構造のCMOS半導体装置の製造方法の第1実施形態について、図を参照して説明する。図1は、ゲート電極を形成するための電極形成工程を示す断面説明図である。図1(A)は、多結晶シリコン膜及びレジストパターンを形成する工程、図1(B)は、異方性エッチングを行う工程、図1(C)は、エッチングストッパ層を形成する工程、図1(D)は、等方性エッチングを行う工程、図1(E)は、酸化膜を成膜する工程を示す断面説明図である。図2は、半導体基板に不純物イオンを注入し、低濃度不純物層及び高濃度不純物層を形成するイオン注入工程を示す断面説明図である。図2(A)は、低濃度不純物層を形成する工程、図2(B)は、高濃度不純物層を形成する工程を示す断面説明図である。
なお、いずれの図においても、説明のために一部を拡大して誇張して示している。
まず、図1(A)に示すように、基板面10aに絶縁膜11が形成された半導体基板10を用意し、絶縁膜11上に多結晶シリコン膜12を形成する。多結晶シリコン膜12の厚さは、後述する不純物イオンの注入時に不純物イオンの透過を妨げる厚さ、例えば厚さ4μm、に形成される。続いて、多結晶シリコン膜12表面に公知のフォトリソグラフィ技術によりフォトレジスト塗布後、ゲート電極を形成する領域に相当するパターン、例えば左右方向の幅1μmのパターンを有したレジストパターン13を形成する。
ここで、異方性エッチングは、例えばドライエッチングにて、ガス組成、圧力、出力などの条件を適宜調整することにより行う。
ここで、この構造を有するゲート電極12dは、上記の工程により形成されたものと推定できる。
上述の電極形成工程により作製されたゲート電極12dをマスクにして、半導体基板10にイオン注入を行い、低濃度不純物層及び高濃度不純物層を形成する工程について説明する。ここでは、Nチャネル型を例にして説明する。
まず、図2(A)に示すように、半導体基板10の基板面に対して斜め方向から不純物イオンとしてリンイオンを低濃度で注入するイオン注入N1を行う。ゲート電極12dには、凹部12cが形成されているため、凹部12c直下の半導体基板10の内部までリンイオンが注入される。これにより、低濃度不純物層21が、絶縁膜11と接するゲート電極12dの下端より内側を起点とし、外側に向かって形成される。
ここで、イオン注入N1は、半導体基板10を左右に所定の角度だけ傾斜させ、片側ずつ行っても良いし、半導体基板10をイオン注入方向に対して傾斜させた状態で回転させながら行ってもよい。
また、半導体基板10に対してイオン注入する角度によって、低濃度不純物層21がゲート電極12dの下部に入り込む領域を制御することができる。
また、高濃度不純物層22は、低濃度不純物層21に比べて、半導体基板10の厚さ方向に深い位置まで形成される。
そして、イオン注入N1及びN2後に熱処理により低濃度不純物層21及び高濃度不純物層22において不純物イオンを拡散させた後、電極などが配線され、LDD構造を有する半導体装置が製造される。
(1)電極形成工程において、ゲート電極12dが半導体基板10の基板面10a側の周囲が内側に凹んでいる形状に形成されるため、低濃度不純物層21の形成工程において、ゲート電極12dをマスクにして、凹部12cを通じて半導体基板10に不純物イオンを注入し、低濃度不純物層21を凹部12cの開口部より内側の下方まで入り込んで形成することができる。また、電極形成工程において、ゲート電極12dが、高濃度不純物層22の形成工程で不純物イオンを注入するときに不純物イオンの透過を妨げる厚さに形成されるため、高濃度不純物層22の形成工程において、同じゲート電極12dをマスクにして、半導体基板10に不純物イオンを注入し、高濃度不純物層22を形成することができる。
つまり、半導体基板10に不純物イオンを注入するときにマスクとして作用するゲート電極12dの形状を、低濃度不純物層21の形成工程と高濃度不純物層22の形成工程とで変更する必要がないので、電極形成工程を短縮することができるLDD構造の半導体装置の製造方法を実現することができる。
この発明に係るLDD構造の半導体装置の製造方法の第2実施形態について、図を参照して説明する。図3は、第2実施形態の電極形成工程を示す断面説明図である。図3(A)は、高濃度にイオン注入した多結晶シリコン膜を形成する工程、図3(B)は、イオン注入していない多結晶シリコン膜及びレジストパターンを形成工程、図3(C)は、等方性エッチングを行う工程、図3(D)は、酸化膜を成膜する工程を示す断面説明図である。
なお、第1実施形態と同様の構成については、同じ符号を使用するとともに説明を省略する。
次に、図3(B)に示すように、高濃度にイオン注入した多結晶シリコン膜31の上にイオン注入していない多結晶シリコン膜32を例えば2μmの厚さで積層して成膜し、多結晶シリコン膜32の表面に例えば左右方向の幅1μmのレジストパターン13を形成する。
続いて、図3(C)に示すように、高濃度にイオン注入した多結晶シリコン膜31及びイオン注入していない多結晶シリコン膜32に第1実施形態同様の方法で等方性エッチングを行う。高濃度にイオン注入した多結晶シリコン膜31は、イオン注入していない多結晶シリコン膜32に比べて、エッチングされる速度が速いので、絶縁膜11と、高濃度にイオン注入した多結晶シリコン膜31のエッチングされた部分と、イオン注入していない多結晶シリコン膜32とにより凹部33aが形成され、半導体基板10の基板面10a側の周囲が内側に凹んでいるゲート電極33が形成される。ゲート電極33の上下方向の厚さは、不純物イオンの注入時に不純物イオンの透過を妨げる厚さに形成される。
ここで、この構造を有するゲート電極33は、上記の工程により形成されたものと推定できる。
そして、図3(D)に示すように、第1実施形態と同様の方法により、酸化膜34を成膜し、ゲート電極33を被覆する。
更に、第1実施形態と同様の工程により、イオン注入などを行い、LDD構造を有する半導体装置が製造される。
等方性エッチングを1回行うだけで、ゲート電極33を形成することができ、第1実施形態の異方性エッチング及びエッチングストッパ層14を形成する工程が不要となるので、電極形成工程を更に短縮することができる。
この発明に係るLDD構造の半導体装置の製造方法の第3実施形態について、図を参照して説明する。図4は、第3実施形態の電極形成工程を示す断面説明図である。図4(A)は、多結晶シリコン膜を形成する工程、図4(B)は、シリサイド膜及びレジストパターンを形成工程、図4(C)は、等方性エッチングを行う工程、図4(D)は、酸化膜を成膜する工程を示す断面説明図である。
なお、第1実施形態、または、第2実施形態と同様の構成については、同じ符号を使用するとともに説明を省略する。
続いて、図4(C)に示すように、多結晶シリコン膜41及びシリサイド膜42に第1実施形態同様の方法で等方性エッチングを行う。多結晶シリコン膜41は、シリサイド膜42に比べて、エッチングされる速度が速いので、絶縁膜11と、多結晶シリコン膜41のエッチングされた部分と、シリサイド膜42とにより凹部43aが形成され、半導体基板10の基板面10a側の周囲が全周にわたって内側に凹んでいるゲート電極43が形成される。ゲート電極43の上下方向の厚さは、不純物イオンの注入時に不純物イオンの透過を妨げる厚さに形成される。
ここで、この構造を有するゲート電極43は、上記の工程により形成されたものと推定できる。
そして、図4(D)に示すように、第1実施形態と同様の方法により、酸化膜34を成膜し、ゲート電極43を被覆する。
更に、第1実施形態と同様の工程により、イオン注入などを行い、LDD構造を有する半導体装置が製造される。
シリサイド膜42は、タングステンシリサイド、チタンシリサイド、ニッケルシリサイドなどを適用することができるが、ゲート電極43の寄生抵抗を低減するためには、比抵抗の低いチタンシリサイドが好ましい。
(1)ゲート電極43の一部がシリサイドで形成されているため、ゲート電極43のシリサイド部分の比抵抗が小さくなるので、電極の寄生抵抗を多結晶シリコンで形成されている場合よりも低減することができる。
(1)本発明は、LDD構造を有するCMOS半導体装置以外の各種半導体装置の製造にも適用することができる。例えば、MOS−FET、IGBTなどの製造に適用することができる。
ゲート電極12dの凹部12cの上部で外方に張り出している庇部12fを、ゲート電極12dの全体の厚さに対して極く薄く形成し、イオン注入の加速エネルギーを調節することにより、ゲート電極12dの内、庇部12fのみに不純物イオンを透過させ、半導体基板10に注入することができる。これにより、低濃度不純物層21が、絶縁膜11と接するゲート電極12dの直下を起点とし、外側に向かって形成される。この構成を使用した場合、半導体基板10をイオン注入方向に対して傾斜させる工程が不要である。また、不純物イオンを注入する領域を庇部12fの左右方向の幅により正確に制御することができる。
ここで、本構成は、第2実施形態及び第3実施形態における低濃度不純物層21の形成工程にも適用できる。
低濃度不純物層21が請求項1に記載の第1半導体層に、高濃度不純物層22が第2半導体層に、凹部12c、33a、43aが凹んでいる部分に、ゲート電極12d、33、43が電極にそれぞれ対応する。
多結晶シリコン膜12が請求項2に記載のシリコンを主成分とする薄膜に対応する。
多結晶シリコン膜41が請求項3に記載のシリコンを主成分とする薄膜に、シリサイド膜42がシリサイドを主成分とする薄膜にそれぞれ対応する。
高濃度にイオン注入した多結晶シリコン膜31が請求項5に記載の不純物イオンがイオン注入されたシリコンを主成分とする薄膜に、イオン注入していない多結晶シリコン膜32がシリコンを主成分とする薄膜にそれぞれ対応する。
10a 基板面
11 絶縁膜
12 多結晶シリコン膜(シリコンを主成分とする薄膜)
12b 側面部
12c 凹部(凹んでいる部分)
12d ゲート電極(電極)
13 レジストパターン
14 エッチングストッパ層
21 低濃度不純物層(第1半導体層)
22 高濃度不純物層(第2半導体層)
31 高濃度にイオン注入した多結晶シリコン膜(不純物イオンがイオン注入されたシリコンを主成分とする薄膜)
32 イオン注入していない多結晶シリコン膜(シリコンを主成分とする薄膜)
33 ゲート電極(電極)
33a 凹部(凹んでいる部分)
41 多結晶シリコン膜(シリコンを主成分とする薄膜)
42 シリサイド膜(シリサイドを主成分とする薄膜)
43 ゲート電極(電極)
43a 凹部(凹んでいる部分)
Claims (9)
- 半導体基板の基板面に絶縁膜を介して形成される電極を形成する電極形成工程と、
前記基板面から前記半導体基板に不純物イオンを注入し、不純物濃度が低濃度に設定された第1半導体層を形成する第1半導体層形成工程と、
前記基板面から前記半導体基板に不純物イオンを注入し、不純物濃度が高濃度に設定された第2半導体層を形成する第2半導体層形成工程と、
を備えたLDD構造の半導体装置の製造方法において、
前記電極形成工程は、前記第2半導体層形成工程で不純物イオンを注入するときに不純物イオンの透過を妨げる厚さを有しており、かつ、前記基板面側の周囲の少なくとも一部が内側に凹んでいる電極を形成し、
前記第1半導体層形成工程は、前記電極をマスクにして、前記凹んでいる部分を通じて前記半導体基板に不純物イオンを注入し、前記第1半導体層を形成することを特徴とするLDD構造の半導体装置の製造方法。 - 前記電極形成工程は、前記絶縁膜上にシリコンを主成分とする薄膜を形成し、この薄膜上にレジストパターンを形成した後に、異方性エッチングにより前記薄膜の厚さ方向の途中まで前記基板面に垂直方向にエッチングを行い、エッチングにより前記薄膜の垂直方向に形成された側面部にエッチングを防止するエッチングストッパ層を形成した後に、等方性エッチングを行うことにより前記凹んでいる部分を形成することを特徴とする請求項1に記載のLDD構造の半導体装置の製造方法。
- 前記電極形成工程は、前記絶縁膜上に、シリコンを主成分とする薄膜の上にシリサイドを主成分とする薄膜を積層した積層膜を形成し、この積層膜上にレジストパターンを形成した後に、等方性エッチングすることにより前記凹んでいる部分を形成することを特徴とする請求項1に記載のLDD構造の半導体装置の製造方法。
- 前記シリサイドは、チタンシリサイドであることを特徴とする請求項3に記載のLDD構造の半導体装置の製造方法。
- 前記電極形成工程は、前記絶縁膜上に、不純物イオンがイオン注入されたシリコンを主成分とする薄膜の上にシリコンを主成分とする薄膜を積層した積層膜を形成し、この積層膜上にレジストパターンを形成した後に、等方性エッチングすることにより前記凹んでいる部分を形成することを特徴とする請求項1に記載のLDD構造の半導体装置の製造方法。
- 前記電極形成工程において、前記電極の前記基板面側の周囲が全周にわたって内側に凹んでいる距離が、0.1μm以上、かつ、0.4μm以下であることを特徴とする請求項1ないし請求項5のいずれか1つに記載のLDD構造の半導体装置の製造方法。
- 前記第1半導体層形成工程は、前記凹んでいる部分を通じて前記基板面に対して斜め方向から前記半導体基板に不純物イオンを注入して、前記第1半導体層を形成し、
前記第2半導体層形成工程は、前記基板面に対して垂直方向から前記半導体基板に不純物イオンを注入して、前記第2半導体層を形成することを特徴とする請求項1ないし請求項6のいずれか1つに記載のLDD構造の半導体装置の製造方法。 - 請求項1ないし請求項7のいずれか1つに記載のLDD構造の半導体装置の製造方法により製造されることを特徴とするLDD構造の半導体装置。
- 半導体基板の基板面に絶縁膜を介して形成された電極と、
前記基板面から前記半導体基板に不純物イオンを注入し、不純物濃度が低濃度に設定された第1半導体層と、
前記基板面から前記半導体基板に不純物イオンを注入し、不純物濃度が高濃度に設定された第2半導体層と、
を備えたLDD構造の半導体装置において、
前記電極は、前記第2半導体層を形成するため不純物イオンを注入するときに不純物イオンの透過を妨げる厚さを有しており、かつ、前記基板面側の周囲の少なくとも一部が内側に凹んでいることを特徴とするLDD構造の半導体装置。
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