JPS6344768A - 電界効果型トランジスタ及びその製造方法 - Google Patents
電界効果型トランジスタ及びその製造方法Info
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- JPS6344768A JPS6344768A JP18881586A JP18881586A JPS6344768A JP S6344768 A JPS6344768 A JP S6344768A JP 18881586 A JP18881586 A JP 18881586A JP 18881586 A JP18881586 A JP 18881586A JP S6344768 A JPS6344768 A JP S6344768A
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
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- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H01L21/28114—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor characterised by the sectional shape, e.g. T, inverted-T
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はホットキャリヤ効果を抑制する電界効果型トラ
ンジスタ（通称Ｍ ＯＳ Ｔ ｒ ）のゲート電極とソ
ース・ドレイン拡散層の構造に関するものである。
ンジスタ（通称Ｍ ＯＳ Ｔ ｒ ）のゲート電極とソ
ース・ドレイン拡散層の構造に関するものである。
第２図は従来の通称ＬＤＤ ：ライトリー ドープト
ドレイン（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ
）といわれるＭ ＯＳ Ｔ ｒの断面構造を工程順に示
したものである０図中、１はシリコン基板、２はゲート
絶縁膜、３はゲート電極、４は低濃度拡散層、５はサイ
ドウオール、６は高濃度拡散層である。
ドレイン（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ
）といわれるＭ ＯＳ Ｔ ｒの断面構造を工程順に示
したものである０図中、１はシリコン基板、２はゲート
絶縁膜、３はゲート電極、４は低濃度拡散層、５はサイ
ドウオール、６は高濃度拡散層である。
次に製造方法について説明する。
Ｐ型の基板１上に形成された例えば多結晶シリコンある
いは高融点金属のような導電材料をプラズマ反応を利用
した公知の方法で選択的に加工し、ゲート電極３を形成
する（第２図（ａ））。
いは高融点金属のような導電材料をプラズマ反応を利用
した公知の方法で選択的に加工し、ゲート電極３を形成
する（第２図（ａ））。
次いでＮ型の不純物をｌ Ｘ Ｉ Ｑ ”／ｃｊ〜１×
１０１４／、！程度の濃度でイオン注入等の方法で基板
１の表面に入射する。このとき、ゲート電極３をマスク
として自己整合的にゲート電極３の両側にＮ−型の拡散
層４が形成される。
１０１４／、！程度の濃度でイオン注入等の方法で基板
１の表面に入射する。このとき、ゲート電極３をマスク
として自己整合的にゲート電極３の両側にＮ−型の拡散
層４が形成される。
次いで例えばシリコン酸化膜等の絶縁膜を一定の厚さ全
面に形成し−た後、イオンエツチング等の方向性を有す
るいわゆる異方性エツチングを全面に行って、垂直なゲ
ート電極３の側壁面に、サイドウオール５と呼ばれるシ
リコン酸化膜を形成する。
面に形成し−た後、イオンエツチング等の方向性を有す
るいわゆる異方性エツチングを全面に行って、垂直なゲ
ート電極３の側壁面に、サイドウオール５と呼ばれるシ
リコン酸化膜を形成する。
この後、その全面にＮ型の不純物を高濃度（１×１０′
４／ｃｒＡ以上）イオン注入し、高温の熱処理を加える
ことによって、活性化した高濃度ソース・ドレイン拡散
層６を形成する（第２図（ｂｌ）。
４／ｃｒＡ以上）イオン注入し、高温の熱処理を加える
ことによって、活性化した高濃度ソース・ドレイン拡散
層６を形成する（第２図（ｂｌ）。
この場合、高濃度ソース・ドレイン拡散層６は、サイド
ウオール５をマスクに自己整合的に形成されるため、上
記低４度の不純物拡散層４の端を追い越さないように形
成され、その結果、２重拡散構造が得られる。この構造
のＭＯ３Ｔｒは、ドレイン近傍での強電界を弱め、ホッ
トエレクトロン効果を抑制することができる。
ウオール５をマスクに自己整合的に形成されるため、上
記低４度の不純物拡散層４の端を追い越さないように形
成され、その結果、２重拡散構造が得られる。この構造
のＭＯ３Ｔｒは、ドレイン近傍での強電界を弱め、ホッ
トエレクトロン効果を抑制することができる。
しかし、サイドウオール形成のだめの工程が増加する。
サイドウオール巾の抑制が困難である等の問題に加えて
、最近、上記２重拡散構造によるｇｍ劣化の問題点が明
らかになってきた。
、最近、上記２重拡散構造によるｇｍ劣化の問題点が明
らかになってきた。
すなわち第２図（Ｃ）に模式的に示すようにドレイン近
傍での強電界によって発生したホットエレクトロンがゲ
ート３側壁のサイドウオール５にトラップされ、このト
ラップ電子によって低濃度のソース・ドレイン１５４の
表面がＰ型に反転しやすく、実行的にＮ−？１度がより
低くなり、Ｍ ＯＳ Ｔ ｒのソース・ドレイン拡散領
域抵抗の増大となってｇｍ等が劣化する現象である。
傍での強電界によって発生したホットエレクトロンがゲ
ート３側壁のサイドウオール５にトラップされ、このト
ラップ電子によって低濃度のソース・ドレイン１５４の
表面がＰ型に反転しやすく、実行的にＮ−？１度がより
低くなり、Ｍ ＯＳ Ｔ ｒのソース・ドレイン拡散領
域抵抗の増大となってｇｍ等が劣化する現象である。
本発明は上記のような欠点に観みてなされたもので、ホ
ットエレクトロン効果及びｇｍ劣化を防止でき信顛性を
向上できる電界効果型トランジスタ及びその製造方法を
得ることを目的とする。
ットエレクトロン効果及びｇｍ劣化を防止でき信顛性を
向上できる電界効果型トランジスタ及びその製造方法を
得ることを目的とする。
本願の第１の発明にかかる電界効果型トランジスタは、
その基板側の巾が表面側の巾より小さい断面逆凸字形状
のゲート電極を基板上の所定の令頁域に設け、該ゲート
電極の表面側部分とその下の基板との間に絶縁膜を埋め
込んだものである。
その基板側の巾が表面側の巾より小さい断面逆凸字形状
のゲート電極を基板上の所定の令頁域に設け、該ゲート
電極の表面側部分とその下の基板との間に絶縁膜を埋め
込んだものである。
本願の第２の発明にかかる電界効果型トランジスタの製
造方法は基板上にその基板側の巾が表面側の巾より小さ
い断面逆ハ字形状のゲート電極を形成した後、該ゲート
電極をマスクとして不純物を自己整合的に注入してソー
ス・ドレイン拡散層を形成し、その後全面に絶縁膜を形
成するようにしたものである。
造方法は基板上にその基板側の巾が表面側の巾より小さ
い断面逆ハ字形状のゲート電極を形成した後、該ゲート
電極をマスクとして不純物を自己整合的に注入してソー
ス・ドレイン拡散層を形成し、その後全面に絶縁膜を形
成するようにしたものである。
本願の第１の発明においては、ゲー）ｉｉｔｆｉの断面
形状をその基板側の巾が表面側の巾より小さい逆凸字形
状としたから、ホットエレクトロンがゲート電極側部の
絶縁膜にトラップされてもゲート電極に印加された正電
位により、上記エレクトロンの負電位を中和できる。
形状をその基板側の巾が表面側の巾より小さい逆凸字形
状としたから、ホットエレクトロンがゲート電極側部の
絶縁膜にトラップされてもゲート電極に印加された正電
位により、上記エレクトロンの負電位を中和できる。
本願の第２の発明においては、基板上に断面逆ハ字形状
のゲート電極を形成した後、該ゲート電極をマスクとし
て不純物を自己整合的に注入するようにしたから、容易
にかつ確実に２重拡散ソース・ドレイン層を形成できる
。
のゲート電極を形成した後、該ゲート電極をマスクとし
て不純物を自己整合的に注入するようにしたから、容易
にかつ確実に２重拡散ソース・ドレイン層を形成できる
。
以下、本発明の一実施例について説明する。
第１図は本発明の一実施例による電界効果型トランジス
タの断面構造を工程順に示し、図において、１はシリコ
ン基板、２はゲート絶縁膜、３はゲート′ｒ！ｌ極であ
り、これは基板側部分く多結晶シリコン）３ａ２表面側
部分（高融点金属）３ｂの２Ｎ構造となっている。４は
上記ゲート電極に近接させて形成された低濃度拡散層、
６は該低濃度拡散層４より厚く、上記ゲート電極３から
やや離して形成された高濃度拡散層である。また７はゲ
ート電極の表面側部分３ｂのひさし状部分と基板１との
間にその一部が埋め込まれるよう全面に形成された絶縁
膜である。
タの断面構造を工程順に示し、図において、１はシリコ
ン基板、２はゲート絶縁膜、３はゲート′ｒ！ｌ極であ
り、これは基板側部分く多結晶シリコン）３ａ２表面側
部分（高融点金属）３ｂの２Ｎ構造となっている。４は
上記ゲート電極に近接させて形成された低濃度拡散層、
６は該低濃度拡散層４より厚く、上記ゲート電極３から
やや離して形成された高濃度拡散層である。また７はゲ
ート電極の表面側部分３ｂのひさし状部分と基板１との
間にその一部が埋め込まれるよう全面に形成された絶縁
膜である。
次に製造方法について説明する。
シリコン基板１上にゲート絶縁膜２を形成した後、ゲー
ト電極３用材料を形成する。この材料は例えば多結晶シ
リコン３ａと高融点金属３ｂとからなる２層膜、あるい
は膜の粒径、膜中の不純物濃度等の膜質を、基板側部分
３ａと表面側部分３ｂとで異なるようにした単一層膜で
も良い。この電極材料３ａ、３ｂに対し、ガス組成、ガ
ス圧。
ト電極３用材料を形成する。この材料は例えば多結晶シ
リコン３ａと高融点金属３ｂとからなる２層膜、あるい
は膜の粒径、膜中の不純物濃度等の膜質を、基板側部分
３ａと表面側部分３ｂとで異なるようにした単一層膜で
も良い。この電極材料３ａ、３ｂに対し、ガス組成、ガ
ス圧。
電力等の条件を最適化したプラズマエツチングを施すこ
とによって、ひさし状部を有する断面逆ハ字形状のゲー
ト電極３を形成する（第１図（ａｌ）。
とによって、ひさし状部を有する断面逆ハ字形状のゲー
ト電極３を形成する（第１図（ａｌ）。
次いで、該ゲート電極３をマスクとして基板１と逆導電
型の不純物を、低濃度（Ｉ Ｘ １０”／ｃｄ〜Ｉ Ｘ
１０ ′４／Ｃａｌりにイオン注入法等で注入して低
濃度拡散層４を形成しく第１図（ｂｌ）、次いで上記不
純物と同型でかつ高濃度の不純物（５Ｘ１０”／ａｎｔ
−Ｉ Ｘ ｌ ０１ｈ／ＣＩｌり ５をイオン注入法
等で注入して高濃度拡散層６を形成する（第１図（Ｃ）
）。
型の不純物を、低濃度（Ｉ Ｘ １０”／ｃｄ〜Ｉ Ｘ
１０ ′４／Ｃａｌりにイオン注入法等で注入して低
濃度拡散層４を形成しく第１図（ｂｌ）、次いで上記不
純物と同型でかつ高濃度の不純物（５Ｘ１０”／ａｎｔ
−Ｉ Ｘ ｌ ０１ｈ／ＣＩｌり ５をイオン注入法
等で注入して高濃度拡散層６を形成する（第１図（Ｃ）
）。
この場合、低濃度拡散層４は高濃度拡散層６よりもゲー
トＴＨ，極３側に近づいており、かつこれらが連続した
２重拡散構造になっていることが必要である。そのため
、高濃度不純物より拡散係数の大きな元素を、低濃度不
純物４として用い、熱処理を加えることによって高濃度
拡散層６の外側に低濃度拡散層４を形成するようにして
いる。
トＴＨ，極３側に近づいており、かつこれらが連続した
２重拡散構造になっていることが必要である。そのため
、高濃度不純物より拡散係数の大きな元素を、低濃度不
純物４として用い、熱処理を加えることによって高濃度
拡散層６の外側に低濃度拡散層４を形成するようにして
いる。
また、二重拡散層の形成は以下のようにしてもよい。す
なわち、注入エネルギーの選択、あるいは注入深さの異
なる元素の選択によって、低濃度不純物４についてはゲ
ート電極３のひさし状部を通過するようにしゲート電極
３に近接させて低濃度拡散層４を形成し、高濃度不純物
についてはをゲート電極のひさし状部がマスクとなるよ
うにしゲート電極３からやや離して高濃度拡散層６を形
成し、これにより連続した２重拡散層４，６を容易に得
るようにしてもよい。
なわち、注入エネルギーの選択、あるいは注入深さの異
なる元素の選択によって、低濃度不純物４についてはゲ
ート電極３のひさし状部を通過するようにしゲート電極
３に近接させて低濃度拡散層４を形成し、高濃度不純物
についてはをゲート電極のひさし状部がマスクとなるよ
うにしゲート電極３からやや離して高濃度拡散層６を形
成し、これにより連続した２重拡散層４，６を容易に得
るようにしてもよい。
次いで、例えばＣＶＤ法（Ｃｈｅｍｉｃａｌ Ｖａｖｏ
ｕｒ Ｄｅｐｏｓｉｔｉｏｎ）等によってゲート電極３
のひさし状部分と基板１との間にその一部が埋め込まれ
るよう絶縁膜７を全面に形成する（第１図（ｄ））。
ｕｒ Ｄｅｐｏｓｉｔｉｏｎ）等によってゲート電極３
のひさし状部分と基板１との間にその一部が埋め込まれ
るよう絶縁膜７を全面に形成する（第１図（ｄ））。
このようにして製造された電界効果型トランジスタでは
、ドレイン近傍での電界は、低濃度不純物層４によって
弱められるだけでなく、発生したホットエレクトロン−
が、絶縁膜７中にトラップされても、ゲート電極３に印
加された正電位がひさし状部から絶縁膜、７に与えられ
、絶縁膜中の電子の負電位を中和する。そのため、低濃
度拡散層４の高抵抗化によるｇｍ劣化等の問題は発生し
なくなる。また基板上にその基板側の巾が表面側の巾よ
り小さいゲート電極を形成した後、該ゲート電極をマス
クとして不純物を自己整合的に注入するようにしたので
、容易にかつ確実に２重拡散ソース・ドレイン層を形成
できる。
、ドレイン近傍での電界は、低濃度不純物層４によって
弱められるだけでなく、発生したホットエレクトロン−
が、絶縁膜７中にトラップされても、ゲート電極３に印
加された正電位がひさし状部から絶縁膜、７に与えられ
、絶縁膜中の電子の負電位を中和する。そのため、低濃
度拡散層４の高抵抗化によるｇｍ劣化等の問題は発生し
なくなる。また基板上にその基板側の巾が表面側の巾よ
り小さいゲート電極を形成した後、該ゲート電極をマス
クとして不純物を自己整合的に注入するようにしたので
、容易にかつ確実に２重拡散ソース・ドレイン層を形成
できる。
なお、上記実施例ではソース・ドレイン層を２重拡散構
造とした場合について述べたが、これは、ソース・ドレ
イン抵抗を低くシ、かつソース、ドレイン電極との接触
抵抗を下げるために形成するもので、例えば表面をシリ
サイド化する等の低抵抗化手段を用いた場合、あるいは
低抵抗化の必要のな′い場合等においては高濃度ソース
・ドレイン層は不要であり、これらの場合にはソース・
ドレイン拡散層は低濃度拡散層のみでもよい。
造とした場合について述べたが、これは、ソース・ドレ
イン抵抗を低くシ、かつソース、ドレイン電極との接触
抵抗を下げるために形成するもので、例えば表面をシリ
サイド化する等の低抵抗化手段を用いた場合、あるいは
低抵抗化の必要のな′い場合等においては高濃度ソース
・ドレイン層は不要であり、これらの場合にはソース・
ドレイン拡散層は低濃度拡散層のみでもよい。
以上のように、本願の第１の発明によれば、ひさし状部
を有する断面逆凸字形状のゲート電極を設け、基板と該
ひさし状部との間に絶キゑ膜の一部を埋め込み、さらに
、ソース・ドレイン拡散層を、低濃度層と高濃度層との
２重拡散構造としたので、ホントキャリヤの発生を抑え
、かつ、絶縁膜中にトラップされたキャリヤによるｇｍ
劣化を防止できる信乾性の高い電源効果型トランジスタ
を得ることができる。
を有する断面逆凸字形状のゲート電極を設け、基板と該
ひさし状部との間に絶キゑ膜の一部を埋め込み、さらに
、ソース・ドレイン拡散層を、低濃度層と高濃度層との
２重拡散構造としたので、ホントキャリヤの発生を抑え
、かつ、絶縁膜中にトラップされたキャリヤによるｇｍ
劣化を防止できる信乾性の高い電源効果型トランジスタ
を得ることができる。
また本馴の第２の発明にかかる電界効果型トランジスタ
の製造方法によれば、基板上に断面逆凸字形状のゲート
電極を形成した後、該ゲート電極をマスクとして不純物
を自己整合的に注入するようにしたので、容易にかつ確
実に２重拡散ソース・ドレイン層を形成できる。
の製造方法によれば、基板上に断面逆凸字形状のゲート
電極を形成した後、該ゲート電極をマスクとして不純物
を自己整合的に注入するようにしたので、容易にかつ確
実に２重拡散ソース・ドレイン層を形成できる。
第１図は本発明の一実施例による電界効果型トランジス
タの製造方法を工程順に示す図、第２図は従来の電界効
果型トランジスタの製造方法を工程順に示す図である。 図において、１はシリコン基板、２はゲート絶縁膜、３
はゲート電極、４は低濃度ソース・ドレイン拡散層、６
は高濃度ソース・ドレイン拡散層である。 なお図中同一符号は同−又は相当部分を示す。
タの製造方法を工程順に示す図、第２図は従来の電界効
果型トランジスタの製造方法を工程順に示す図である。 図において、１はシリコン基板、２はゲート絶縁膜、３
はゲート電極、４は低濃度ソース・ドレイン拡散層、６
は高濃度ソース・ドレイン拡散層である。 なお図中同一符号は同−又は相当部分を示す。
Claims (6)
- （１）電界効果型トランジスタにおいて、 基板上の所定の領域に第１の絶縁膜を介して形成され、
基板側の巾が表面側の巾よりも小さいゲート電極と、 該ゲート電極の両側の基板上に形成されたソース・ドレ
イン拡散層と、 上記ゲート電極の表面側部分と基板との間にその一部が
埋め込まれるよう全面に形成された第２の絶縁膜とを備
えたことを特徴とする電界効果型トランジスタ。 - （２）上記ゲート電極は、多結晶シリコンもしくは高融
点金属またはそのシリサイドからなる単一層構造あるい
は多層結晶シリコン及び高融点金属の両者またはこれら
のシリサイドからなる二層構造であることを特徴とする
特許請求の範囲第１項記載の電界効果型トランジスタ。 - （３）上記ソース・ドレイン拡散層はゲート電極に近接
して形成された低濃度拡散層及び該低濃度拡散層より厚
くゲート電極からやや離して形成された高濃度拡散層か
らなる２重拡散層構造であることを特徴とする特許請求
の範囲第１項又は第２項記載の電界効果型トランジスタ
。 - （４）上記低濃度拡散層の不純物濃度は１×１０＾１＾
２／ｃｍ＾２〜４×１０＾１＾４／ｃｍ＾２の範囲であ
り、上記高濃度拡散層の不純物濃度は５×１０＾１＾４
／ｃｍ＾２〜１×１０＾１＾６／ｃｍ＾２の範囲である
ことを特徴とする特許請求の範囲第３項記載の電界効果
型トランジスタ。 - （５）電界効果型トランジスタの製造方法において、 第１導電型の半導体基板上に薄い絶縁膜を介してゲート
電極材料を形成する第１の工程、 上記ゲート電極材料をその基板側の巾が表面側の巾より
も小さくなるようプラズマエッチングしてゲート電極を
形成する第２の工程、 上記ゲート電極をマスクとして上記第１導電型の半導体
基板に第２導電型不純物を自己整合的に注入してソース
・ドレイン拡散層を形成する第３の工程、 その後上記ゲート電極の表面側部分と基板との間にその
一部が埋め込まれるよう全面に絶縁膜を形成する第４の
工程を含むことを特徴とする電界効果型トランジスタの
製造方法。 - （６）上記第３の工程はゲート電極をマスクとして上記
第１導電型半導体基板に第２導電型の同種あるいは異種
のイオンを注入して、ゲート電極に近接させて低濃度ソ
ース・ドレイン拡散層を形成するとともに、ゲート電極
からやや離して高濃度ソース・ドレイン拡散層を形成し
、これにより２重拡散ソース・ドレイン層を形成する工
程であることを特徴とする特許請求の範囲第５項記載の
電界効果型トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18881586A JPS6344768A (ja) | 1986-08-12 | 1986-08-12 | 電界効果型トランジスタ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18881586A JPS6344768A (ja) | 1986-08-12 | 1986-08-12 | 電界効果型トランジスタ及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6344768A true JPS6344768A (ja) | 1988-02-25 |
Family
ID=16230298
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18881586A Pending JPS6344768A (ja) | 1986-08-12 | 1986-08-12 | 電界効果型トランジスタ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6344768A (ja) |
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1991004577A1 (en) * | 1989-09-22 | 1991-04-04 | Board Of Regents, The University Of Texas System | Hot-carrier suppressed sub-micron misfet device |
| US5093275A (en) * | 1989-09-22 | 1992-03-03 | The Board Of Regents, The University Of Texas System | Method for forming hot-carrier suppressed sub-micron MISFET device |
| US5115290A (en) * | 1989-09-06 | 1992-05-19 | Kabushiki Kaisha Toshiba | Mos type semiconductor device and method for manufacturing the same |
| JPH05267324A (ja) * | 1992-03-17 | 1993-10-15 | Nec Yamagata Ltd | Ｍｏｓ型半導体装置の製造方法 |
| US5254490A (en) * | 1990-01-11 | 1993-10-19 | Seiko Epson Corporation | Self-aligned method of fabricating an LDD MOSFET device |
| US5300446A (en) * | 1992-05-08 | 1994-04-05 | Yamaha Corporation | Method of making staggered gate MOSTFT |
| US5306655A (en) * | 1990-07-24 | 1994-04-26 | Matsushita Electric Industrial Co., Ltd. | Structure and method of manufacture for MOS field effect transistor having lightly doped drain and source diffusion regions |
| US5349008A (en) * | 1990-04-05 | 1994-09-20 | Kuraray Co., Ltd. | Process for suspension polymerization of vinyl compound |
| US5514891A (en) * | 1995-06-02 | 1996-05-07 | Motorola | N-type HIGFET and method |
| US5543646A (en) * | 1988-09-08 | 1996-08-06 | Mitsubishi Denki Kabushiki Kaisha | Field effect transistor with a shaped gate electrode |
| WO2002078058A3 (de) * | 2001-03-26 | 2003-06-26 | Infineon Technologies Ag | Verfahren zur herstellung eines mosfets mit sehr kleiner kanallänge |
| JP2007067322A (ja) * | 2005-09-02 | 2007-03-15 | Denso Corp | Ｌｄｄ構造の半導体装置の製造方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5338271A (en) * | 1976-09-21 | 1978-04-08 | Fujitsu Ltd | Semiconductor device |
| JPS54108582A (en) * | 1978-02-15 | 1979-08-25 | Toshiba Corp | Manufacture of silicon type field effect transistor |
| JPS57153474A (en) * | 1981-03-18 | 1982-09-22 | Mitsubishi Electric Corp | Manufacture of insulation gate field effect transistor |
| JPS60124972A (ja) * | 1983-12-12 | 1985-07-04 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
-
1986
- 1986-08-12 JP JP18881586A patent/JPS6344768A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5338271A (en) * | 1976-09-21 | 1978-04-08 | Fujitsu Ltd | Semiconductor device |
| JPS54108582A (en) * | 1978-02-15 | 1979-08-25 | Toshiba Corp | Manufacture of silicon type field effect transistor |
| JPS57153474A (en) * | 1981-03-18 | 1982-09-22 | Mitsubishi Electric Corp | Manufacture of insulation gate field effect transistor |
| JPS60124972A (ja) * | 1983-12-12 | 1985-07-04 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
Cited By (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5543646A (en) * | 1988-09-08 | 1996-08-06 | Mitsubishi Denki Kabushiki Kaisha | Field effect transistor with a shaped gate electrode |
| US5115290A (en) * | 1989-09-06 | 1992-05-19 | Kabushiki Kaisha Toshiba | Mos type semiconductor device and method for manufacturing the same |
| US5012306A (en) * | 1989-09-22 | 1991-04-30 | Board Of Regents, The University Of Texas System | Hot-carrier suppressed sub-micron MISFET device |
| US5093275A (en) * | 1989-09-22 | 1992-03-03 | The Board Of Regents, The University Of Texas System | Method for forming hot-carrier suppressed sub-micron MISFET device |
| WO1991004577A1 (en) * | 1989-09-22 | 1991-04-04 | Board Of Regents, The University Of Texas System | Hot-carrier suppressed sub-micron misfet device |
| US5254490A (en) * | 1990-01-11 | 1993-10-19 | Seiko Epson Corporation | Self-aligned method of fabricating an LDD MOSFET device |
| US5349008A (en) * | 1990-04-05 | 1994-09-20 | Kuraray Co., Ltd. | Process for suspension polymerization of vinyl compound |
| US5405787A (en) * | 1990-07-24 | 1995-04-11 | Matsushita Electric Industrial Co., Ltd. | Structure and method of manufacture for MOS field effect transistor having lightly doped drain and source diffusion regions |
| US5306655A (en) * | 1990-07-24 | 1994-04-26 | Matsushita Electric Industrial Co., Ltd. | Structure and method of manufacture for MOS field effect transistor having lightly doped drain and source diffusion regions |
| JPH05267324A (ja) * | 1992-03-17 | 1993-10-15 | Nec Yamagata Ltd | Ｍｏｓ型半導体装置の製造方法 |
| US5300446A (en) * | 1992-05-08 | 1994-04-05 | Yamaha Corporation | Method of making staggered gate MOSTFT |
| US5514891A (en) * | 1995-06-02 | 1996-05-07 | Motorola | N-type HIGFET and method |
| WO2002078058A3 (de) * | 2001-03-26 | 2003-06-26 | Infineon Technologies Ag | Verfahren zur herstellung eines mosfets mit sehr kleiner kanallänge |
| US6835612B2 (en) | 2001-03-26 | 2004-12-28 | Infineon Technologies Ag | Method for fabricating a MOSFET having a very small channel length |
| JP2007067322A (ja) * | 2005-09-02 | 2007-03-15 | Denso Corp | Ｌｄｄ構造の半導体装置の製造方法 |
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