JP2979863B2 - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JP2979863B2 JP2979863B2 JP4282403A JP28240392A JP2979863B2 JP 2979863 B2 JP2979863 B2 JP 2979863B2 JP 4282403 A JP4282403 A JP 4282403A JP 28240392 A JP28240392 A JP 28240392A JP 2979863 B2 JP2979863 B2 JP 2979863B2
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Description
【０００１】
【産業上の利用分野】本発明は、半導体装置及びその製
造方法に関する。
造方法に関する。
【０００２】
【従来の技術】従来のＬＤＤ部分の全てがゲート電極の
直下に位置するＭＯＳトランジスタのゲート及びソース
・ドレインの構造と製造方法を図３を用いて説明する。
直下に位置するＭＯＳトランジスタのゲート及びソース
・ドレインの構造と製造方法を図３を用いて説明する。
【０００３】低濃度ｐ型領域１からなるシリコン基板上
に、２００Åのゲート酸化膜２と２００Åのポリシリコ
ン３と２００Åの酸化膜４と３０００Åのポリシリコン
５を順に形成する。
に、２００Åのゲート酸化膜２と２００Åのポリシリコ
ン３と２００Åの酸化膜４と３０００Åのポリシリコン
５を順に形成する。
【０００４】次に、フォトリソグラフィー技術によりポ
リシリコン５と酸化膜４に対し、順に異方性エッチング
を行う。そして、リンを例えばエネルギー１００Ｋｅ
Ｖ，ドーズ量７×１０13ｃｍ-2でイオン注入し、低濃度
ｎ型領域６を形成する（図３（ａ））。
リシリコン５と酸化膜４に対し、順に異方性エッチング
を行う。そして、リンを例えばエネルギー１００Ｋｅ
Ｖ，ドーズ量７×１０13ｃｍ-2でイオン注入し、低濃度
ｎ型領域６を形成する（図３（ａ））。
【０００５】２０００Åのポリシリコン８を気相成長し
た後、ポリシリコン８及びポリシリコン３に対して異方
性エッチングを行い、サイドウォールを形成する。そし
て、ヒ素をエネルギー７０ＫｅＶ，ドーズ量１×１０16
ｃｍ-2でイオン注入し、高濃度ｎ型領域７を形成する
（図３（ｂ））。
た後、ポリシリコン８及びポリシリコン３に対して異方
性エッチングを行い、サイドウォールを形成する。そし
て、ヒ素をエネルギー７０ＫｅＶ，ドーズ量１×１０16
ｃｍ-2でイオン注入し、高濃度ｎ型領域７を形成する
（図３（ｂ））。
【０００６】酸化膜２を異方性エッチングにより除去し
て、チタンをスパッタ法により形成した後、アニールに
よりポリシリコン８及びポリシリコン５及び高濃度ｎ型
領域７上にのみ選択的チタンサイドウォール９を形成す
る。ポリシリコン５及びポリシリコン８及びポリシリコ
ン３は電気的に接続されている。
て、チタンをスパッタ法により形成した後、アニールに
よりポリシリコン８及びポリシリコン５及び高濃度ｎ型
領域７上にのみ選択的チタンサイドウォール９を形成す
る。ポリシリコン５及びポリシリコン８及びポリシリコ
ン３は電気的に接続されている。
【０００７】図３（ｃ）に示すようなＭＯＳトランジス
タの利点としては、ＬＤＤに相当する低濃度ｎ型領域が
完全にゲート電極（ポリシリコン３）の下に位置してい
るため、ゲート酸化膜２の直下の低濃度ｎ型領域６の抵
抗が下がることが挙げられる。つまり、ゲートに順電圧
を印加したとき、ゲート電極の下にあるＬＤＤ部分の表
面付近のポテンシャルが下がり、チャネルが形成される
からであり、これによりＬＤＤ部分の抵抗が下がる。
タの利点としては、ＬＤＤに相当する低濃度ｎ型領域が
完全にゲート電極（ポリシリコン３）の下に位置してい
るため、ゲート酸化膜２の直下の低濃度ｎ型領域６の抵
抗が下がることが挙げられる。つまり、ゲートに順電圧
を印加したとき、ゲート電極の下にあるＬＤＤ部分の表
面付近のポテンシャルが下がり、チャネルが形成される
からであり、これによりＬＤＤ部分の抵抗が下がる。
【０００８】
【発明が解決しようとする課題】上述の従来のＭＯＳト
ランジスタの構造においては、ゲートとソース・ドレイ
ン上に形成されているチタンシリサイド９（ＴｉＳ
ｉ2）が短絡してしまうという問題があった。
ランジスタの構造においては、ゲートとソース・ドレイ
ン上に形成されているチタンシリサイド９（ＴｉＳ
ｉ2）が短絡してしまうという問題があった。
【０００９】本発明の目的は、ゲートとソース・ドレイ
ンの短絡を防止した半導体装置及びその製造方法を提供
することにある。
ンの短絡を防止した半導体装置及びその製造方法を提供
することにある。
【００１０】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係る半導体装置は、ＬＤＤ部分を有するＭ
ＯＳトランジスタを有する半導体装置において、前記Ｌ
ＤＤを構成する低不純物濃度領域上のゲート酸化膜の上
方には、ポリシリゲート電極が延在しており、少なくと
も前記低濃度不純物領域上のポリシリ電極の側壁には、
絶縁膜からなる側壁が形成されており、前記ポリシリゲ
ート電極及びソース，ドレイン電極の上部は、シリサイ
ド化されているものである。
め、本発明に係る半導体装置は、ＬＤＤ部分を有するＭ
ＯＳトランジスタを有する半導体装置において、前記Ｌ
ＤＤを構成する低不純物濃度領域上のゲート酸化膜の上
方には、ポリシリゲート電極が延在しており、少なくと
も前記低濃度不純物領域上のポリシリ電極の側壁には、
絶縁膜からなる側壁が形成されており、前記ポリシリゲ
ート電極及びソース，ドレイン電極の上部は、シリサイ
ド化されているものである。
【００１１】また本発明に係る半導体装置は、一導電型
の半導体基板の一主面上にゲート酸化膜を介して設けら
れた第１の多結晶シリコンと、前記第１の多結晶シリコ
ン上に設けられた第１の酸化膜と、前記第１の酸化膜上
に設けられた第２の多結晶シリコンと、前記第２の多結
晶シリコンの側面に設けられた第３の多結晶シリコン
と、前記第３の多結晶シリコンの側面に設けられた第２
の酸化膜と、前記第３の多結晶シリコン下の前記半導体
基板上に設けられた低濃度で浅い第１の逆導電型不純物
拡散領域と、前記第１の逆導電型不純物拡散領域に隣接
して設けられた高濃度で深い第２の逆導電型不純物拡散
領域と、前記第２の多結晶シリコン上と前記第２の逆導
電型不純物拡散領域上に設けられた金属シリサイドとを
有し、前記第３の多結晶シリコンは、前記低濃度の不純
物拡散領域上で且つゲート酸化膜上に存在しているもの
である。
の半導体基板の一主面上にゲート酸化膜を介して設けら
れた第１の多結晶シリコンと、前記第１の多結晶シリコ
ン上に設けられた第１の酸化膜と、前記第１の酸化膜上
に設けられた第２の多結晶シリコンと、前記第２の多結
晶シリコンの側面に設けられた第３の多結晶シリコン
と、前記第３の多結晶シリコンの側面に設けられた第２
の酸化膜と、前記第３の多結晶シリコン下の前記半導体
基板上に設けられた低濃度で浅い第１の逆導電型不純物
拡散領域と、前記第１の逆導電型不純物拡散領域に隣接
して設けられた高濃度で深い第２の逆導電型不純物拡散
領域と、前記第２の多結晶シリコン上と前記第２の逆導
電型不純物拡散領域上に設けられた金属シリサイドとを
有し、前記第３の多結晶シリコンは、前記低濃度の不純
物拡散領域上で且つゲート酸化膜上に存在しているもの
である。
【００１２】また本発明に係る半導体装置の製造方法
は、半導体基板主表面上に、ゲート酸化膜，第１の多結
晶シリコン膜，第１の酸化膜，第２の多結晶シリコン膜
を順次積層形成する工程と、 前記第２の多結晶シリコン
及び第１の酸化膜をエッチングする工程と、 エッチング
処理後の第２の多結晶シリコン及び第１の酸化膜をマス
クとして基板に第１の不純物拡散領域を形成する工程
と、 第３の多結晶シリコンを前記低濃度の不純物拡散領
域上で且つゲート酸化膜上に延在して形成し、前記第３
の多結晶シリコン及び前記第１の多結晶シリコンをエッ
チングして、前記第２の多結晶シリコンの側面にサイド
ウォールを形成する工程と、 第２の不純物拡散傾域を形
成する工程と、第２の酸化膜を形成し、前記第２の酸化
膜及び前記ゲート酸化膜をエッチングして前記第３の多
結晶シリコンの側面にサイドウォールを形成する工程
と、 金属膜を形成し、アニールを行うことにより、前記
第２の多結晶シリコン上と前記第２の不純物拡散領域上
にのみ選択的に金属シリサイドを形成する工程とを含む
ものである。また第２の酸化膜が窒化膜である。
は、半導体基板主表面上に、ゲート酸化膜，第１の多結
晶シリコン膜，第１の酸化膜，第２の多結晶シリコン膜
を順次積層形成する工程と、 前記第２の多結晶シリコン
及び第１の酸化膜をエッチングする工程と、 エッチング
処理後の第２の多結晶シリコン及び第１の酸化膜をマス
クとして基板に第１の不純物拡散領域を形成する工程
と、 第３の多結晶シリコンを前記低濃度の不純物拡散領
域上で且つゲート酸化膜上に延在して形成し、前記第３
の多結晶シリコン及び前記第１の多結晶シリコンをエッ
チングして、前記第２の多結晶シリコンの側面にサイド
ウォールを形成する工程と、 第２の不純物拡散傾域を形
成する工程と、第２の酸化膜を形成し、前記第２の酸化
膜及び前記ゲート酸化膜をエッチングして前記第３の多
結晶シリコンの側面にサイドウォールを形成する工程
と、 金属膜を形成し、アニールを行うことにより、前記
第２の多結晶シリコン上と前記第２の不純物拡散領域上
にのみ選択的に金属シリサイドを形成する工程とを含む
ものである。また第２の酸化膜が窒化膜である。
【００１３】
【作用】ゲートポリシリコン５の側面にポリシリコンの
サイドウォール８をもつＭＯＳトランジスタにおいて、
ポリシリコンのサイドウォール８の側面に酸化膜のサイ
ドウォール１０を設ける。これにより、ゲートポリシリ
コン５上のチタンシリサイド９とソース・ドレイン７上
のチタンシリサイド９を十分に隔離することができるた
めにゲートとソース・ドレインの短絡を防ぐ。
サイドウォール８をもつＭＯＳトランジスタにおいて、
ポリシリコンのサイドウォール８の側面に酸化膜のサイ
ドウォール１０を設ける。これにより、ゲートポリシリ
コン５上のチタンシリサイド９とソース・ドレイン７上
のチタンシリサイド９を十分に隔離することができるた
めにゲートとソース・ドレインの短絡を防ぐ。
【００１４】
【実施例】以下、本発明の実施例を図により説明する。
【００１５】（実施例１）図１は、本発明の実施例１を
工程順に示す縦断面図である。
工程順に示す縦断面図である。
【００１６】図１（ａ）において、低濃度ｐ型領域１か
らなるシリコン基板上に２００Åのゲート酸化膜２と２
００Åのポリシリコン３と２００Åの酸化膜４と３００
０Åのポリシリコン５とを順に形成する。
らなるシリコン基板上に２００Åのゲート酸化膜２と２
００Åのポリシリコン３と２００Åの酸化膜４と３００
０Åのポリシリコン５とを順に形成する。
【００１７】次に、フォトリソグラフィー技術を用い
て、ポリシリコン５と酸化膜４を順に異方性エッチング
を行う。そしてリンを、例えばエネルギー１００Ｋｅ
Ｖ，ドーズ量７×１０13ｃｍ-2でイオン注入し、低濃度
ｎ型領域６を形成する。
て、ポリシリコン５と酸化膜４を順に異方性エッチング
を行う。そしてリンを、例えばエネルギー１００Ｋｅ
Ｖ，ドーズ量７×１０13ｃｍ-2でイオン注入し、低濃度
ｎ型領域６を形成する。
【００１８】図１（ｂ）に示すように、２０００Åのポ
リシリコン８を気相成長した後、ポリシリコン８及びポ
リシリコン３に対して異方性エッチングを行い、サイド
ウォールを形成する。ヒ素をエネルギー７０ＫｅＶ，ド
ーズ量１×１０16ｃｍ-2でイオン注入し、高濃度ｎ型領
域７を形成する。
リシリコン８を気相成長した後、ポリシリコン８及びポ
リシリコン３に対して異方性エッチングを行い、サイド
ウォールを形成する。ヒ素をエネルギー７０ＫｅＶ，ド
ーズ量１×１０16ｃｍ-2でイオン注入し、高濃度ｎ型領
域７を形成する。
【００１９】次に図１（ｃ）に示すように、全面に酸化
膜１０を形成した後、酸化膜１０及びゲート酸化膜２に
対し異方性エッチングを行ってサイドウォールを形成す
る。
膜１０を形成した後、酸化膜１０及びゲート酸化膜２に
対し異方性エッチングを行ってサイドウォールを形成す
る。
【００２０】次に図１（ｄ）に示すように、１０００Å
のチタンをスパッタ法により形成し、ランプアニール法
を用いてチタンシリサイド９（ＴｉＳｉ2）を、ポリシ
リコン８及び高濃度ｎ型領域７上にのみ選択的に形成す
る。ポリシリコン５及びポリシリコン８及びポリシリコ
ン３は電気的に接続されている。
のチタンをスパッタ法により形成し、ランプアニール法
を用いてチタンシリサイド９（ＴｉＳｉ2）を、ポリシ
リコン８及び高濃度ｎ型領域７上にのみ選択的に形成す
る。ポリシリコン５及びポリシリコン８及びポリシリコ
ン３は電気的に接続されている。
【００２１】このように酸化膜のサイドウォール１０に
よりゲートポリシリコン８上のチタンシリサイド９と高
濃度ｎ型領域７上のチタンシリサイド９を十分に隔離す
ることができるため、ゲートとソース・ドレインの短絡
を防ぐことができる。
よりゲートポリシリコン８上のチタンシリサイド９と高
濃度ｎ型領域７上のチタンシリサイド９を十分に隔離す
ることができるため、ゲートとソース・ドレインの短絡
を防ぐことができる。
【００２２】（実施例２）図２は、本発明の実施例２を
示す縦断面図である。
示す縦断面図である。
【００２３】本実施例は酸化膜のサイドウォール１０を
窒化膜のサイドウォール１１に置き換えたものである。
窒化膜は酸化膜より絶縁膜としての耐圧が高いので、ゲ
ートとソース・ドレインの短絡を防ぐという意味におい
て、窒化膜を用いた方がより高い信頼性を得られる。
窒化膜のサイドウォール１１に置き換えたものである。
窒化膜は酸化膜より絶縁膜としての耐圧が高いので、ゲ
ートとソース・ドレインの短絡を防ぐという意味におい
て、窒化膜を用いた方がより高い信頼性を得られる。
【００２４】
【発明の効果】以上説明したように本発明は、従来技術
のＭＯＳトランジスタのゲート側面に酸化膜のサイドウ
ォールを設けることにより、ゲート上のチタンシリサイ
ドとソースメドレイン上のチタンシリサイドを十分に
（数千Å）離すことができるため、ゲートとソース・ド
レイン間の短絡をなくすことができる。
のＭＯＳトランジスタのゲート側面に酸化膜のサイドウ
ォールを設けることにより、ゲート上のチタンシリサイ
ドとソースメドレイン上のチタンシリサイドを十分に
（数千Å）離すことができるため、ゲートとソース・ド
レイン間の短絡をなくすことができる。
【図１】本発明の実施例１を工程順に示す縦断面図であ
る。
る。
【図２】本発明の実施例２を工程順に示す縦断面図であ
る。
る。
【図３】従来例を工程順に示す縦断面図である。
１ 低濃度ｐ型領域 ２ ゲート酸化膜 ３ ポリシリコン ４ 酸化膜 ５ ポリシリコン ６ 低濃度ｎ型領域 ７ 高濃度ｎ型領域 ８ ポリシリコン ９ チタンシリサイド １０ 酸化膜 １１ 窒化膜
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 29/78 H01L 21/28 301 H01L 21/336
Claims (4)
- 【請求項１】 ＬＤＤ部分を有するＭＯＳトランジスタ
を有する半導体装置において、 前記ＬＤＤを構成する低不純物濃度領域上のゲート酸化
膜の上方には、ポリシリゲート電極が延在しており、 少なくとも前記低濃度不純物領域上のポリシリ電極の側
壁には、絶縁膜からなる側壁が形成されており、 前記ポリシリゲート電極及びソース，ドレイン電極の上
部は、シリサイド化されていることを特徴とする半導体
装置。 - 【請求項２】 一導電型の半導体基板の一主面上にゲー
ト酸化膜を介して設けられた第１の多結晶シリコンと、 前記第１の多結晶シリコン上に設けられた第１の酸化膜
と、 前記第１の酸化膜上に設けられた第２の多結晶シリコン
と、 前記第２の多結晶シリコンの側面に設けられた第３の多
結晶シリコンと、 前記第３の多結晶シリコンの側面に設けられた第２の酸
化膜と、 前記第３の多結晶シリコン下の前記半導体基板上に設け
られた低濃度で浅い第１の逆導電型不純物拡散領域と、 前記第１の逆導電型不純物拡散領域に隣接して設けられ
た高濃度で深い第２の逆導電型不純物拡散領域と、 前記第２の多結晶シリコン上と前記第２の逆導電型不純
物拡散領域上に設けられた金属シリサイドとを有し、 前記第３の多結晶シリコンは、前記低濃度の不純物拡散
領域上で且つゲート酸化膜上に存在している ことを特徴
とする半導体装置。 - 【請求項３】 半導体基板主表面上に、ゲート酸化膜，
第１の多結晶シリコン膜，第１の酸化膜，第２の多結晶
シリコン膜を順次積層形成する工程と、 前記第２の多結晶シリコン及び第１の酸化膜をエッチン
グする工程と、 エッチング処理後の第２の多結晶シリコン及び第１の酸
化膜をマスクとして基板に第１の不純物拡散領域を形成
する工程と、 第３の多結晶シリコンを前記低濃度の不純物拡散領域上
で且つゲート酸化膜上 に延在して形成し、前記第３の多
結晶シリコン及び前記第１の多結晶シリコンをエッチン
グして、前記第２の多結晶シリコンの側面にサイドウォ
ールを形成する工程と、 第２の不純物拡散傾域を形成する工程と、 第２の酸化膜を形成し、前記第２の酸化膜及び前記ゲー
ト酸化膜をエッチングして前記第３の多結晶シリコンの
側面にサイドウォールを形成する工程と、 金属膜を形成し、アニールを行うことにより、前記第２
の多結晶シリコン上と前記第２の不純物拡散領域上にの
み選択的に金属シリサイドを形成する工程とを含むこと
を特徴とするとする半導体装置の製造方法。 - 【請求項４】 請求項３に記載の半導体装置の製造方法
であって、第２の酸化膜が窒化膜であることを特徴とす
る半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4282403A JP2979863B2 (ja) | 1992-09-28 | 1992-09-28 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4282403A JP2979863B2 (ja) | 1992-09-28 | 1992-09-28 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06112219A JPH06112219A (ja) | 1994-04-22 |
| JP2979863B2 true JP2979863B2 (ja) | 1999-11-15 |
Family
ID=17651959
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4282403A Expired - Lifetime JP2979863B2 (ja) | 1992-09-28 | 1992-09-28 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2979863B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR960030440A (ko) * | 1995-01-12 | 1996-08-17 | 모리시다 요이치 | 반도체 장치 및 그 제조방법 |
| KR980006463A (ko) * | 1996-06-25 | 1998-03-30 | 김주용 | 모스 트랜지스터 및 그 제조방법 |
| JP3255134B2 (ja) | 1999-01-22 | 2002-02-12 | 日本電気株式会社 | 半導体装置の製造方法 |
| JP2004111746A (ja) | 2002-09-19 | 2004-04-08 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| KR100609035B1 (ko) * | 2004-07-31 | 2006-08-02 | 주식회사 하이닉스반도체 | 반도체 장치의 모스트랜지스터 게이트 제조방법 |
| CN103594511B (zh) * | 2012-08-13 | 2017-02-08 | 中国科学院微电子研究所 | 半导体器件及其制造方法 |
-
1992
- 1992-09-28 JP JP4282403A patent/JP2979863B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06112219A (ja) | 1994-04-22 |
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