KR960030440A - 반도체 장치 및 그 제조방법 - Google Patents

반도체 장치 및 그 제조방법 Download PDF

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KR960030440A
KR960030440A KR1019960000324A KR19960000324A KR960030440A KR 960030440 A KR960030440 A KR 960030440A KR 1019960000324 A KR1019960000324 A KR 1019960000324A KR 19960000324 A KR19960000324 A KR 19960000324A KR 960030440 A KR960030440 A KR 960030440A
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KR
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polysilicon film
film
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semiconductor device
trench
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KR1019960000324A
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미치카즈 마쯔모토
미노루 후지이
도시키 야부
Original Assignee
모리시다 요이치
미쯔시다 덴키 산교 가부시키가이샤
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Abstract

(과제)
살리사이드 구조를 갖고, 패턴의 미세화에 대응한 저저항값을 갖는 FET를 배치한 반도체 장치를 제공한다.
(해결수단)
소자분리(2)로 둘러싸인 활성영역의 실리콘기판(1)상에 게이트 산화막(3)을 통하여 폴리실리콘전극(4a)을 설치하고, 소자분리(2)상에 폴리실리콘배선(4b)을 설치하고, 폴리실리콘전극(4a) 양측방에 소스·드레인영역(8)을 설치한다. 전극 (4a) 및 배선(4b)을 구성하는 폴리실리콘막의 양측방에 폴리실리콘막 높이의 4/5이하의 높이를 갖는 측벽(7a,7b)을 형성하고, 게다가 폴리실리콘막 상면과 양측면의 측벽보다도 상당 부분에 접하는 실리사이드층(9a,9b)과, 소스·드레인영역(8)에 접하는 실리사이드층(9c)을 설치한다. 실리사이드층(9a,9b)의 단면적이 확대하므로, 폴리실리콘막의 치수가 미세화되어도 저항값을 유지할 수 있다.

Description

반도체 장치 및 그 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 제1실시예에 관한 반도체 장치의 단면도.

Claims (34)

  1. 반도체기판의 일부에 설치된 활성영역과, 상기 활성영역을 둘러싸는 소자분리와, 적어도 상기 활성영역상에 형성되고 상기 활성영역상에서 게이트전극으로서 기능하는 선상의 폴리실리콘막과, 상기 폴리실리콘막의 양측면상에 형성되고 상기 폴리실리콘막 높이의 4/5이하의 높이를 갖는 절연막으로 구성되는 1쌍의 측벽과, 상기 폴리실리콘막 상면과 상기 폴리실리콘막 양측면 중 상기 측벽의 상방이되는 부분에 접하여 형성되고 상기 활성영역상에서 상기 폴리실리콘막과 동시에 게이트전극으로 기능하는 실리사이드층과, 상기 활성영역 중 폴리실리콘막의 양측방에 위치하는 영역에 형성된 소스·드레인영역을 적어도 구비하고 있는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 상기 폴리실리콘막은 상기 활성영역 및 소자분리상에 형성되어 있고, 상기 소자분리상의 상기 폴리실리콘막과 상기 소자분리상의 상기 실리사이드층에 의해 배선이 구성되어 있는 것을 특징으로 하는 반도체 장치.
  3. 제1항 또는 제2항에 있어서, 상기 폴리실리콘막 중 상기 측벽의 상방이 되는 부분의 길이와 최소 선폭의 비가 1/2 이상이고, 상기 실리사이드층은 상기 폴리실리콘막 양측면에서 실리사이드화된 부분이 중앙에서 서로 접촉하여 형성되어 있는 것을 특징으로 하는 반도체 장치.
  4. 제1항, 2항 또는 제3항에 있어서, 상기 소스·드레인영역에 접하여 형성된 제2실리사이드층을 더 구비하고 있는 것을 특징으로 하는 반도체 장치.
  5. 제1항, 2항 또는 제3항에 있어서, 상기 소자분리는 트렌치(trench)형 소자분리이고, 상기 소자분리의 상면은 상기 활성영역내의 상기 반도체기판 상면보다도 스텝형상으로 높은 것을 특징으로 하는 반도체 장치.
  6. 제5항에 있어서, 상기 폴리실리콘막은 적어도 상기 활성영역에서는 제1폴리실리콘막과 이 제1폴리실리콘막상에 퇴적된 제2폴리실리콘막으로 구성되는 2층막으로 구성되어 있고, 상기 측벽 높이는 상기 제1폴리실리콘막 및 상기 제2폴리실리콘막의 합계막두께보다도 작은 것을 특징으로 하는 반도체 장치.
  7. 제6항에 있어서, 상기 소자분리상에는 상기 제2폴리실리콘막만으로 구성되는 배선이 형성되어 있고, 상기 소자분리 상면의 높이위치는 상기 활성영역상의 상기 제1폴리실리콘막 상면의 높이위치와 거의 같은 것을 특징으로 하는 반도체 장치.
  8. 제5항, 6항 또는 제7항에 있어서, 상기 제1폴리실리콘막에는 고농도의 제1도전형 불순물이 도프되어 있고, 상기 제2폴리실리콘막에는 저농도의 제1도전형 불순물이 도프되어 있는 것을 특징으로 하는 반도체 장치.
  9. 제1항 또는 제5항에 있어서, 상기 측벽은 일반적인 구조식이 Six Ny로 표시되는 실리콘질화막으로 구성되고, 상기 실리콘질화막과 상기 폴리실리콘막 및 상기 반도체기판 사이에는 보호산화막이 개재하는 것을 특징으로 하는 반도체 장치.
  10. 반도체기판 일부에 설치된 활성영역과, 상기 활성영역을 둘러싸는 소자분리와, 적어도 상기 활성영역상에 형성되고 상기 활성영역상에서 게이트 전극으로서 기능하는 선상의 폴리실리콘막과, 상기 폴리실리콘 전극의 양측면상에 형성된 수직부와 이 수직부의 기단부에서 상기 폴리실리콘 전극과는 대향하는 측으로 연장되는 수평부를 포함하는 거의 일정 두께의 L자형 절연막으로 구성되는 1쌍의 전극부 측벽과, 상기 폴리실리콘막상면과 상기 폴리실리콘막 양측면 중 상기 측벽의 상방이 되는 부분에 접하여 형성되고 상기 활성영역상에서 상기 폴리실리콘막과 동시에 게이트전극으로서 기능하는 실리사이드층과, 상기 활성영역 중 상기 폴리실리콘막 양측방에 위치하는 영역에 형성된 소스·드레인영역을 적어도 구비하고 있는 것을 특징으로 하는 반도체 장치.
  11. 제10항에 있어서, 상기 폴리실리콘막은 상기 활성영역 및 소자분리상에 형성되어 있고, 상기 소자분리상의 상기 폴리실리콘막과 상기 소자분리상의 상기 실리사이드층에 의해 배선이 구성되어 있는 것을 특징으로하는 반도체 장치.
  12. 제10항 또는 제11항에 있어서, 상기 폴리실리콘막 중 상기 측벽의 상방이 되는 부분의 높이와 최소 선폭의 비가 1/2 이상이고, 상기 실리사이드층은 상기 폴리실리콘막의 양측면에서 실리사이드화된 부분이 중앙에서 서로 접촉하여 형성되어 있는 것을 특징으로 하는 반도체 장치.
  13. 제10항, 11항 또는 제12항에 있어서, 상기 소스·드레인영역에서 접하여 형성된 제2실리사이드층을 더 구비하고 있는 것을 특징으로 하는 반도체 장치.
  14. 제10항, 제11항 또는 제12항에 있어서, 상기 소자분리는 트렌치형 소자분리이고, 상기 소자분리의 상면은 상기 활성영역내의 상기 반도체기판 상면보다도 스텝형상으로 높은 것을 특징으로 하는 반도체 장치.
  15. 제14항에 있어서, 상기 폴리실리콘막은 적어도 활성영역상에서는 제1폴리실리콘막과 이 제1폴리실리콘막상에 퇴적된 제2폴리실리콘막으로 이루어지는 2층막으로 구성되어 있고, 상기 측벽 높이는 상기 제1폴리실리콘막 및 제2폴리실리콘막의 합계 막두께보다도 작은 것을 특징으로 하는 반도체 장치.
  16. 제15항에 있어서, 상기 소자분리상에는 상기 제2폴리실리콘막만으로 구성되는 배선이 형성되어 있고, 상기 소자분리 상면의 높이 위치는 상기 활성영역상의 상기 제1폴리실리콘막 상면의 높이 위치와 거의 같은 것을 특징으로 하는 반도체 장치.
  17. 제14항, 제15항 또는 제16항에 있어서, 상기 제1폴리실리콘막에는 고농도의 제1도전형 불순물이 도프되어 있고, 상기 제2폴리실리콘막에는 저농도의 제1도전형 불순물이 도프되어 있는 것을 특징으로 하는 반도체 장치.
  18. 제10항 또는 14항에 있어서, 상기 측벽은 일반적인 구조식이 Six Ny로 표시되는 실리콘질화막으로 구성되고, 상기 실리콘질화막과 상기 폴리실리콘막 및 상기 반도체기판 사이에는 보호산화막이 개재하는 것을 특징으로 하는 반도체 장치.
  19. 반도체기판 표면부근의 영역에는 활성영역을 둘러싸는 소자분리를 형성하는 제1공정과, 상기 활성영역내의 반도체기판상에 게이트 절연막 형성하는 제2공정과, 상기 게이트 절연막 및 상기 소자분리상에 평판상 폴리실리콘막을 퇴적하는 제3공정과, 상기 평판상 폴리실리콘막을 에칭에 의해 선택적으로 제거하고, 적어도 상기 활성영역상에 선상폴리실리콘막을 형성하는 제4공정과, 상기 선상폴리실리콘막이 형성된 기판상에 측벽용 절연막을 퇴적하는 제5공정과, 상기 측벽용 절연막을 에칭하고, 상기 선상폴리실리콘막 양측방에 선상폴리실리콘막 높이의 4/5 이하의 높이를 갖는 측벽을 형성하는 제6공정과, 상기 활성영역내의 상기 선상폴리실리콘막 양측방에 위치하는 반도체기판내에 불순물을 도입하여 소스·드레인영역을 형성하는 제7공정과, 상기 선상폴리실리콘막 상면과, 상기 선상폴리실리콘막 양측면 중 상기 측벽보다도 상방이 되는 부분이 노출한 상태에서 기판의 전면상에 금속막을 퇴적하는 제8공정과, 고온열처리에 의해, 상기 금속막과 상기 선상폴리실리콘막의 노출한 부분을 반응시키고, 상기 선상폴리실리콘막 상면과 양측면의 일부에 접하는 실리사이드층을 형성하는 제9공정과, 상기 금속막의 미반응부를 제거하는 제10공정을 구비하고 있는 것을 특징으로 하는 반도체 장치의 제조방법.
  20. 제19항에 있어서, 상기 제4공정에서는 상기 활성영역 및 상기 소자분리상에 선상폴리실리콘막을 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.
  21. 제19항 또는 제20항에 있어서, 상기 제6공정에서는 상기 선상폴리실리콘막 중 상기 측벽의 상방이 되는 부분의 높이와 최소선폭의 비가 1/2 이상이 되도록 상기 측벽을 형성하고, 상기 제9공정에서는 상기 선상폴리실리콘막 양측면에서 진행하는 실리사이드층을 중앙에서 서로 접촉시키고, 상기 선상폴리실리콘막 중 상기 측벽의 상방이 되는 부분전체를 실리사이드화하는 것을 특징으로 하는 반도체 장치의 제조방법.
  22. 제19항, 제20항 또는 제21항에 있어서, 상기 제8공정에서는 상기 소스·드레인영역의 표면이 노출한 상태에서 상기 금속막을 퇴적하고, 상기 제9공정에서는 소스·드레인영역에 접하는 제2실리사이드층을 동시에 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.
  23. 제19항, 제20항 또는 제21항에 있어서, 상기 제6공정에서는 이방성 드라이에칭을 실시하고, 상기 선상폴리실리콘막의 두께와 거의 같은 높이를 갖는 측벽을 형성한 후, 등방성 에칭을 실시하고, 상기 측벽 높이를 줄이는 것을 특징으로 하는 반도체 장치의 제조방법.
  24. 제19항, 제20항 또는 제21항에 있어서, 상기 제5공정에서는 측벽용 절연막으로서 일반적인 구조식이 Six Ny로 표시되는 실리콘질화막을 퇴적하고, 상기 제4공정 후 상기 제5공정 전에 적어도 상기 선성 폴리실리콘막 및 반도체기판의 표면상에 보호산화막을 퇴적하는 공정을 더 구비하고 있는 것을 특징으로 하는 반도체 장치의 제조방법.
  25. 제19항, 제20항 또는 제21항에 있어서, 상기 제1공정은, 상기 반도체기판상에 에칭스톱퍼막을 퇴적하는 공정과, 상기 에칭스톱퍼막상에 소자분리 형성영역을 개구한 마스크를 형성하고, 이 마스크를 이용하여 에칭을 행하고, 상기 마스크의 개구부에 있는 상기 에칭스톱퍼막을 제거한 후 반도체기판의 일부를 표면에서부터 소정 깊이까지 파들어가서 트렌치를 형성하는 공정과, 상기 트렌치가 형성된 기판상에 트렌치 매립용 절연막을 퇴적하는 공정과, 상기 트렌치 매립용 절연막을 에치백(etchback)하고, 적어도 상기 에칭스톱퍼막 표면이 노출하기까지 기판 표면을 거의 평탄하게 하는 공정과, 상기 에칭스톱퍼막을 선택적으로 제거하는 공정으로 구성되고, 상기 트렌치내에 잔존하는 상기 트렌치 매립용 절연막에 의해 상기 활성영역의 반도체기판 상면보다도 스텝형상으로 높은 상면을 갖는 트렌치형 소자분리가 구성되는 것을 특징으로 하는 반도체 장치의 제조방법.
  26. 제19항, 제20항 또는 제21항에 있어서, 상기 제1공정은, 상기 반도체기판상에 하층용 폴리실리콘막을 퇴적하는 공정과, 상기 하층용 폴리실리콘막상에 소자분리 형성영역을 개구한 마스크를 형성하고, 아 마스크를 이용하여 에칭을 행하고, 상기 마스크의 개구부에 있는 상기 하층용 폴리실리콘막을 제거한 수 반도체기판의 일부를 표면에서부터 소정 깊이까지 파들어가서 트렌치를 형성하는 공정과, 상기 트렌치가 형성된 기판상에 트렌치 매립용 절연막을 퇴적하는 공정과, 상기 트렌치 매립용 절연막을 에치백하고, 적어도 상기 하층용 폴리실리콘막 표면이 노출하기까지 기판의 표면을 거의 평탄하게 하는 공정으로 구성되고, 상기 트렌치내에 잔존하는 상기 트렌치 매립용 절연막에 의해 상기 활성영역의 반도체기판 상면보다는 스텝형상으로 높은 상면을 갖는 트렌치형 소자분리를 구성하는 동시에, 상기 제2공정은, 상기 제1공정 중 상기 하층용 폴리실리콘막을 퇴적하는 공정전에 행하고, 상기 제3공정에서는, 상기 하층용 폴리실리콘막 및 상기 트렌치형 소자분리상에 상기 평판상 폴리실리콘막을 퇴적하고, 상기 제4공정에서는, 상기 활성영역상에 있어서는 상기 하층용 폴리실리콘막 및 상기 평판상 폴리실리콘막에서 상기 선상폴리실리콘막을 형성하는 한편, 상기 트렌치형 소자분리상에 있어서는 상기 평판상 폴리실리콘막에서만 상기 선상폴리실리콘막을 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.
  27. 제25항 또는 제26항에 있어서, 상기 제6공정에서는, 이방성 드라이에칭을 실시하고, 상기 선상폴리실리콘막의 두께와 거의 같은 높이를 갖는 측벽을 형성한 후, 또 이방성 드라이에칭의 오버 에칭을 행함으로써 측벽의 높이를 줄이는 것을 특징으로 하는 반도체 장치의 제조방법.
  28. 반도체기판의 표면부근 영역에 활성영역을 둘러싸는 소자분리를 형성하는 제1공정과, 상기 활성영역내의 반도체기판상에 게이트 절연막을 형성하는 제2공정과, 상기 게이트 절연막 및 소자분리상에 평판상 폴리실리콘막을 퇴적하는 제3공정과, 상기 평판상 폴리실리콘막을 에칭에 의해 선택적으로 제거하고, 적어도 상기 활성영역에 선상폴리실리콘막을 형성하는 제4공정과, 상기 반도체기판, 소자분리 및 선상폴리실리콘막상에 측벽용 절연막을 상기 반도체기판, 소자분리 및 선상폴리실리콘막의 표면형상을 모방한 형상으로 퇴적하는 제5공정과, 상기 측벽용 절연막상에 상기 측벽용 절연막은 에칭선택비가 높은 재질로 구성되는 마스크막을 퇴적한후, 상기 마스크막을 에치백하고, 상기 측벽용 절연막의 코너부에만 상기 마스크막을 남기는 제6공정과, 상기 측벽용 절연막의 코너부에 남게된 마스크막을 마스크로하여 에칭을 행하고, 상기 선상폴리실리콘막 양측방에 상기 선상폴리실리콘막의 높이보다도 낮은 높이를 갖는 L자형 측벽을 형성하는 제7공정과, 상기 활성영역내의 상기 선상폴리실리콘막 양측방에 위치하는 반도체기판내에 불순물을 도입하여 소스·드레인영역을 형성하는 제8공정과, 상기 마스크막을 제거한 후, 상기 선상폴리실리콘막 상면과 상기 선상폴리실리콘막 양측면 중 상기 측벽보다도 상방이 되는 부분이 노출한 상태에서 기판 전면상에 금속막을 퇴적하는 제9공정과, 고온열처리에의해, 상기 금속막과 상기 선상폴리실리콘막의 노출한 부분을 반응시키고, 상기 선상폴리실리콘막 상면과 양측면 일부에 접하는 실리사이드층을 형성하는 제10공정과, 상기 금속막의 미반응부를 제거하는 제11공정을 구비하고 있는 것을 특징으로 하는 반도체 장치의 제조방법.
  29. 제28항에 있어서, 상기 제4공정에서는, 상기 활성영역 및 상기 소자분리상에 선상폴리실리콘막을 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.
  30. 제28항 또는 제29항에 있어서, 상기 제7공정에서는, 상기 선상폴리실리콘막 중 상기 측벽상방이 되는 부분의 높이와 최소선폭의 비가 1/2 이상이 되도록 상기 측벽을 형성하고, 상기 제10공정에서는 상기 선상폴리실리콘막 양측면에서 진행하는 실리사이드층을 중앙에서 서로 접촉시키고, 상기 선상폴리실리콘막 중 상기 측벽 상방이 되는 부분 전체를 실리사이드화하는 것을 특징으로 하는 반도체 장치의 제조방법.
  31. 제28항, 제29항 또는 제30항에 있어서, 상기 제9공정에서는, 상기 소스·드레인영역의 표면이 노출한 상태에서 상기 금속막으로 퇴적하고, 상기 제10공정에서는, 소스·드레인영역에 접하는 제2실리사이드층을 동시에 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.
  32. 제28항, 제29항 또는 제30항에 있어서, 상기 제5공정에서는, 측벽용 전연막으로서 일반적인 구조식이 Six Ny로 표시되는 실리콘질화막을 퇴적하고, 상기 제4공정 후 상기 제5공정 전에 적어도 상기 선상폴리실리콘막 및 반도체기판의 표면상에 보호산화막을 퇴적하는 공정을 더 구비하고 있는 것을 특징으로 하는 반도체 장치의 제조방법.
  33. 제28항, 제29항 또는 제30항에 있어서, 상기 제1공정은, 상기 반도체기판상에 에칭스톱퍼막을 퇴적하는 공정과, 상기 에칭스톱퍼막상에 소자분리 형성영역을 개구한 마스크를 형성하고, 이 마스크를 이용하여 에칭을 행하고, 상기 마스크의 개구부에 있는 상기 에칭스톱퍼막을 제거한 후 반도체기판의 일부를 표면에서부터 소정 깊이까지 파들어가서 트렌치를 형성하는 공정과, 상기 트렌치가 형성된 기판상에 트렌치 매립용 절연막을 퇴적하는 공정과, 상기 트렌치 매립용 절연막을 에치백하고, 적어도 상기 에칭스톱퍼막의 표면이 노출하기까지 기판 표면을 거의 평탄하게 하는 공정과, 상기 에칭스톱퍼막을 선택적으로 제거하는 공정으로 구성되고, 상기 트렌치내에 잔존하는 상기 트렌치 매립용 절연막에 의해, 상기 활성영역의 반도체기판 상면보다도 스텝형상으로 높은 상면을 갖는 트렌치형 소자분리가 구성되는 것을 특징으로 하는 반도체 장치의 제조방법.
  34. 제28, 제29항 또는 제30항에 있어서, 상기 제1공정은, 상기 반도체기판상에 하층용 폴리실리콘막을 퇴적하는 공정과, 상기 하층용 폴리실리콘막상에 소자분리 형성영역을 개구한 마스크를 형성하고, 이 마스크를 이용하여 에칭을 행하고, 상기 마스크의 개구부에 있는 상기 하층용 폴리실리콘막을 제거한 후 반도체기판의 일부를 표면에서부터 소정 깊이까지 파들어가서 트렌치를 형성하는 공정과, 상기 트렌치가 형성된 기판상에 트렌치 매립용 절연막을 퇴적하는 공정과, 상기 트렌치 매립용 절연막은 에치백하고, 적어도 상기 하층용 폴리실리콘막 표면이 노출하기까지 기판 표면을 거의 평탄하게 하는 공정으로 구성되고, 상기 트렌치내에 잔존하는 상기 트렌치 매립용 절연막에 의해, 상기 활성영역의 반도체기판 상면보다도 스텝형상으로 높은 상면을 갖는 트렌치형 소자분리를 구성하는 동시에, 상기 제2공정을 상기 제1공정 중 상기 하층용 폴리실리콘막을 퇴적하는 공정전에 행하고, 상기 제3공정에서는, 상기 하층용 폴리실리콘막 및 트렌치형 소자분리상에 평판상 폴리실리콘막을 퇴적하고, 상기 제4공정에서는, 상기 활성영역상에 있어서는 상기 하층용 폴리실리콘막 및 상기 평판상 폴리실리콘막에서 선상폴리실리콘막을 형성하는 한편, 상기 트렌치형 소사분리상에 있어서는 상기 평판상 폴리실리콘막에서만 선상폴리실리콘막을 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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