JPH0448657A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、半導体装置およびその製造方法に関し、特
に、高融点金属シリサイド層を備えた半導体装置および
その製造方法に関する。

［従来の技術］ 従来、高融点金属シリサイド層を用いた種々の半導体装
置が知られている。第４図は従来の高融点金属シリサイ
ド層を用いたＥ　Ｐ　ＲＯＭ　（Ｅｌｅｃｔｒｆｃａｌ
ｌｙ　Ｐｒｏｇｒａｍａｂｌｅ　Ｒｅａｄ　０ｎｌｙ　
Ｍｅｍｏｒｙ　）を示した断面図である。第４図を参照
して、従来の高融点金属シリサイド層を用いたＥＦＲＯ
Ｍは、メモリトランジスタと周辺トランジスタとから構
成されている。メモリトランジスタと周辺トランジスタ
は分離酸化膜２によって分離されている。メモリトラン
ジスタは、半導体基板１上に所定の間隔を隔てて形成さ
れたＮ＋層１２と、隣接する２つのＮ＋層１２の間に第
１ゲート酸化膜３を介して形成された第１ポリシリコン
（フローティングゲート）４と、第１ポリシリコン４上
に形成された層間絶縁Ｈ５ｂと、層間絶縁ｌｌＳｂ上に
形成された第２ポリシリコンロと、第２ポリシリコンロ
上に形成されたシリサイド７ｂと、シリサイド７ｂ上に
形成された厚い熱酸化膜１０ｂと、第１ポリシリコン４
および第２ポリシリコンロならびにシリサイド７ｂの側
壁部分に熱酸化膜８を介して形成されたサイドウオール
９ｂとを含んでいる。

周辺トランジスタは、半導体基板１上に所定の間隔を隔
てて形成されたＮ＋層１４と、Ｎ＋層１４のチャネル領
域側に形成されたＮ−層１３と、Ｎ−層１３に囲まれた
領域上に第２ゲート酸化膜５ａを介して形成された第２
ポリシリコンロと、第２ポリシリコンロ上に形成された
シリサイド７ｂと、第２ポリシリコンロおよびシリサイ
ド７ｂの側壁部分に熱酸化膜８を介して形成されたサイ
ドウオール９ａと、シリサイド７ｂのサイドウオール９
ａに覆われていない部分に形成された熱酸化膜１０ａと
を含んでいる。このように周辺トランジスタは、Ｌ　Ｄ
　Ｄ　（Ｌｉｇｈｔｌｙ　Ｄｏｐｅｄ　Ｄｒａｉｎ　）
構造を有している。

第５Ａ図ないし第５Ｃ図は第４図に示したＥＦＲＯＭの
製造プロセスを説明するための断面構造図である。第４
図ないし第５Ｃ図を参照して、次に製造プロセスについ
て説明する。まず、半導体基板１上に素子分離のための
分離酸化膜２を形成する。各トランジスタのしきい値電
圧（ＶＴ　ｓ　）を調整するために不純物を各トランジ
スタのチャネル領域となる部分に導入する。そして、熱
酸化を行なうことにより、第１ゲート酸化膜３を形成し
た後、ＣＶＤ法を用いて第１ポリシリコン４を堆積する
。写真製版技術およびエツチング技術を用いて第１ポリ
シリコン４をパターニングしてＥＦＲＯＭのフローティ
ングゲート４を形成する。。

第２ゲート酸化膜５ａおよび層間絶縁膜５ｂを形成した
後、ＣＶＤ法により第２ポリシリコンロを堆積する。ス
パッタ法を用いてＭｏ　Ｓ　ｉ　ｘ、　ＷＳｉｘ、Ｔｉ
Ｓｉｘ、ＮｂＳｉｘ、ＴａＳｉｘなどの高融点金属のシ
リサイド７ａを堆積する。シリサイド７ａおよび第２の
ポリシリコンロの多層膜（ポリサイド）をパターニング
する。ここて、メモリトランジスタについては、周辺ト
ランジスタ（Ｎ型チャネルトランジスタおよびＰ型チャ
ネルトランジスタ）とは別個にパターニングを行なうこ
とにより、層間絶縁膜５ｂおよび第１ポリシリコン４を
自己整合的にエツチングしてもよい。これらは、たとえ
ば、特公昭６３−８６２９号公報に開示されている。周
辺トランジスタのゲートパターンを形成した後、Ｎ型チ
ャネルトランジスタのソース・ドレイン領域に燐または
砒素をイオン注入により導入する。これにより、ＬＤＤ
構造のＮ−層１３（第５Ｂ図参照）が形成される。ここ
で、このイオン注入は、ドレイン近傍での電界強度を弱
めるために、基板表面で１０”ｃｍ−”程度の不純物濃
度になるように行なわれる。一方、メモリトランジスタ
については、ドレイン近傍で電界強度を弱めるとホット
エレクトロンの生成が少なくなり、書込み速度が非常に
遅くなってしまうため、メモリトランジスタのソース・
ドレイン領域は、周辺のＮ型チャネルトランジスタより
濃度を高める必要があり、砒素などをイオン注入により
導入して１０２１０２Ｏ”程度の不純物濃度とする。次
に、第５Ｂ図に示すように、メモリトランジスタのソー
ス・ドレイン領域に導入した不純物の活性化を行なうた
めに熱処理を行なう。なお、第５Ａ図で説明したＮ型チ
ャネルトランジスタのＮ−層１３の形成はこの熱処理後
に行なってもよい。このメモリトランジスタの不純物活
性化の熱処理により、フローティングゲート４を包み込
むように熱酸化が行なわれ、熱酸化膜８が形成される。

ここで、フローティングゲート４は、電荷を蓄積するこ
とにより記憶を保持する部分であり、記憶保持特性の向
上のためには信頼性の高い熱酸化膜でフローティングゲ
ート４を包み込むことが望ましい。この熱処理により、
第５Ａ図に示したシリサイド７ａは、スパッタ直後の非
結晶状態から結晶成長して多結晶状態のシリサイド７ｂ
に変化する。次に、第５Ｃ図に示すように、ＣＶＤ法な
どによりシリコン酸化膜を堆積した後、異方性エツチン
グを行なうことによりゲート段差側面に酸化膜８を介し
てサイドウオール９ｂを形成する。

ここで、この異方性エツチングの際、シリサイド７ｂ表
面に形成されていた熱酸化膜８は除去される。周辺回路
トランジスタについても同様にサイドウオール９ａを形
成すると、シリサイド７ａが多結晶化してシリサイド７
ｂに変化し、その表面は、酸化膜８が除去された状態と
なる。次に、周辺トランジスタのソース・ドレイン領域
に１０１ｉ〜１０”（（至）−２）程度の砒素などをイ
オン注入する。これによって、第４図に示したようなＮ
＋層１４が形成される。この後、Ｎ＋層１４内の不純物
を活性化するため、２回目の熱処理を行なう。この熱処
理は、通常拡散炉を用いて行なわれる。ここで、この熱
処理の際のシリサイド７ｂの状態は、メモリトランジス
タのＮ＋層１２を活性化した１回目の熱処理の際とは異
なったものとなる。すなわち、拡散炉へ半導体基板１を
導入する際には、窒素によりパージしていたとしても酸
素を巻き込むことになるが、メモリトランジスタ側のシ
リサイド７ｂはまだ温度が十分に上昇しておらず低温の
酸化雰囲気にさらされることになる。

この結果、後述するような厚い多孔質の熱酸化膜１０ｂ
が形成される。これに対して、周辺のＮ型チャネルトラ
ンジスタ側のシリサイド７ｂは、直前のＮ＋層の形成時
の高ドーズ量（１０１ｓ〜１０１６）のイオン注入によ
り非晶質化しており、緻密な熱酸化膜１０ａが形成され
る。

［発明が解決しようとする課題］ 前述のように、従来の高融点金属シリサイド層を用いた
ＥＦＲＯＭは、周辺のＮ型チャネルトランジスタのＮ＋
層１４を活性化する熱処理を行なう際、周辺のＮチャネ
ルトランジスタおよびメモリトランジスタのシリサイド
７ｂの表面に熱酸化膜１０ａおよび１０ｂがそれぞれ形
成される。このうち、Ｎ型チャネルトランジスタのシリ
サイド７ｂ上に形成される酸化膜は緻密であり、問題と
ならないが、メモリトランジスタのシリサイド７ｂ上に
形成される熱酸化膜１０ｂは、厚い多孔質の熱酸化膜で
あり、種々の不都合が生じる。第６図は第４図に示した
ＥＦＲＯＭの低温熱酸化時の状態を説明するだめの断面
構造図である。第６図を参照して、メモリトランジスタ
のシリサイド７ｂ上に熱酸化膜１０ｂが形成される状態
を詳説する。シリサイド７ｂは、前回の熱処理により多
結晶化した状態であり、その状態で表面の酸化膜が除去
される。そして、この状態で３００〜６００℃程度の低
温の酸化雰囲気にさらされることになる。この場合、シ
リサイド７ｂの結晶粒界に沿って第２ポリシリコンロ（
下敷ポリシリコン）が吸い上げられ、厚い多孔質の熱酸
化膜１０ｂが形成される。この熱酸化膜１０ｂは酸化に
対して保護膜とならず、シリサイド中の高融点金属は酸
化が進み昇華性酸化物となり消失することとなる。この
結果、シリサイド７ｂの膜厚が減少し、配線抵抗が上昇
するという不都合が生じる。酸化状態が著しい場合には
、第２ポリシリコンロが層間絶縁膜５ｂ近くまで吸い出
されて層間絶縁膜５ｂにストレスが加わり、層間絶縁膜
５ｂの信頼性に影響を与えるという問題点があった。さ
らに、厚い酸化膜１０ｂは、ゲート段差を助長して平坦
性を悪化させ、ゲートへの電気的接続孔を開孔する際に
も酸化物残渣の原因となるなどの問題点もあった。

ここで、メモリトランジスタについては、周辺のＮ型チ
ャネルトランジスタのＮ＋層１４を形成する際に、同時
にメモリトランジスタＮ＋層１２を形成することにより
上記問題点を回避することも可能であるが、Ｐ型チャネ
ルトランジスタを用いる場合は、ソース・ドレイン領域
にＰ＋層を形成するためのイオン注入量がＮ型チャネル
トランジスタのＮ＋層を形成する場合に比べて１０１４
〜１０”ｃｍ−２と低く、ボロンなどの低分子量のイオ
ン種が用いられるため、高融点金属シリサイド層への注
入による非晶質化を十分に行なうことができず、同様の
問題点を解決することは不可能であった。

この発明は、上記のような課題を解決するためになされ
たもので、高融点金属シリサイド層の下部に導線層を介
して形成される絶縁層の特性を劣化させることがないと
ともに高融点金属シリサイド層の抵抗の上昇を有効に防
止することが可能な半導体装置およびその製造方法を提
供することを目的とする。

［課題を解決するための手段］ 第１請求項における発明は、半導体基板の上部に形成さ
れた導電層と、導電層上に形成された高融点金属シリサ
イド層と、導電層および高融点金属シリサイド層の側壁
部に形成されたサイドウオールと、少なくとも高融点金
属シリサイド層のサイドウオールに覆われていない部分
に形成された耐酸化層とを含む。

第２請求項における発明は、半導体基板の上部に導電層
を形成するステップと、導電層上に高融点金属シリサイ
ド層を形成するステップと、全面に酸化膜を形成した後
エツチングすることにより導電層および高融点金属シリ
サイド層の側壁部にサイドウオールを形成するステップ
と、高温かつ短時間で熱処理を行なうことにより高融点
金属シリサイド層のサイドウオールに覆われていない部
分に緻密な耐酸化層を形成するステップとを含む。

［作用］ 第１請求項に係る半導体装置では、半導体基板の上部に
導電層が形成され、導電層上に高融点金属シリサイド層
が形成され、導電層および高融点金属シリサイド層の側
壁部にサイドウオールが形成され、少なくとも高融点金
属シリサイド層のサイドウオールに覆われていない部分
に耐酸化層が形成されるので、後工程において低温の熱
酸化雰囲気中にさらされても高融点金属シリサイド層が
過度に酸化されることがなく高融点金属シリサイド層の
膜厚が減少することもない。

第２請求項に係る半導体装置の製造方法では、半導体基
板上の上部に導電層が形成され、その導電層上に高融点
金属シリサイド層が形成され、全面に酸化膜が形成され
た後エツチングされることにより導電層および高融点金
属シリサイド層の側壁部にサイドウオールが形成され、
高温かつ短時間で熱処理を行なうことにより高融点金属
シリサイド層のサイドウオールに覆われていない部分に
緻密な熱酸化層が形成されるので、後工程において低温
の熱酸化雰囲気中にさらされても高融点金属シリサイド
層の過度の酸化を防止することができ、高融点金属シリ
サイド層表面に厚い酸化膜か形成されることがない。

Ｕ発明の実施例］ 以下、本発明の実施例を図面に基づいて説明する。

第１図は本発明の一実施例によるＥＦＲＯＭを示した断
面図である。第１図を参照して、本実施例のＥＦＲＯＭ
の構成について説明する。ＥＦＲＯＭは、メモリトラン
ジスタと周辺のＮ型チャネルトランジスタとから構成さ
れる。メモリトランジスタと周辺のＮ型チャネルトラン
ジスタは分離酸化Ｈ２により分離されている。メモリト
ランジスタは、半導体基板１上に所定の間隔を隔てて形
成されたＮ＋層１２と、Ｎ＋層１２の間に第１ゲート酸
化膜３を介して形成されたフローティングゲートとなる
第１ポリシリコン４と、第１ボツシリコン４上に形成さ
れた層間絶縁膜５ｂと、−間絶縁膜５ｂ上に形成された
第２ポリシリコンロと、第２ポリシリコンロ上に形成さ
れたシリサイド７ｂと、第１ポリシリコン４および第２
ポリシリコンロならびにシリサイド７ｂの側壁部分に熱
酸化膜８を介して形成されたサイドウオール９ｂと、シ
リサイド７ｂのサイドウオール９ｂに覆われていない部
分およびＮ＋層１２のサイドウオール９ｂに覆われてい
ない部分に形成された窒化膜１１とを含んでいる。

周辺のＮ型チャネルトランジスタは、半導体基板１上に
所定の間隔を隔てて形成されたＮ＋層１４と、Ｎ＋層１
４のチャネル領域が形成される側に形成されたＬＤＤ構
造を構成するＮ−層１３と、Ｎ−層１３の間に第２ゲー
ト酸化膜５ａを介して形成された第２ポリシリコンロと
、第２ポリシリコンロ上に形成されたシリサイド７ｂと
、第２ポリシリコンロおよびシリサイド７ｂの側壁部分
に熱酸化膜８を介して形成されたサイドウオール９ａと
、シリサイド７ｂのサイドウオール９ａに覆われていな
い部分およびＮ＋層１４のサイドウオール９ａに覆われ
ていない部分に形成された窒化膜′ｌ１１とを含んでい
る。

ここで、窒化膜１１は、製造プロセスにおいて、サイド
ウオール９ａおよび９ｂの形成により露出したシリサイ
ド７ｂ表面が後工程の低温熱処理により酸化されるのを
有効に防止するためのものであり、後述するように周辺
のＮ型チャネルトランジスタのＮ＋層１４の形成の後、
熱酸化処理前に形成される。

本実施例では、このように、サイドウオール９ａ、９ｂ
形成後、後工程において熱処理が行なわれる前に窒化膜
１１を形成するので、メモリトランジスタのシリサイド
７ｂ上に厚い多孔質の酸化膜が形成されるのが有効に防
止できる。この結果、従来厚い多孔質の酸化膜が形成さ
れることにより生じていた種々の不都合を解決すること
ができる。

すなわち、従来のようにシリサイド７ｂの酸化が進み、
昇華性酸化物となり消失してシリサイド７ｂの膜厚が減
少することにより配線抵抗が上昇するという不都合もな
く、また、第２ポリシリコンロの吸い上げによる層間絶
縁膜５ｂへのストレスによって層間絶縁膜５ｂの信頼性
が悪化するという不都合も解消することができる。さら
に、シリサイド７ｂ表面に厚い酸化膜が形成されないの
で、後工程で平坦性が悪化したり、ゲートへの金属配線
の接続孔を形成するエツチングの際に酸化物の残渣が発
生しやすくなったりするということもない。

第２八図ないし第２Ｃ図は第１図に示したＥＦＲＯＭの
製造プロセスを説明するための断面構造図であり、第３
図は第１図に示したＥＦＲＯＭの製造プロセスにおいて
使用するランプアニール装置の構成を示した概略図であ
る。第１図ないし第３図を参照して、製造プロセスにつ
いて説明する。

まず、第２八図ないし第２Ｃ図に示した製造プロセスは
、従来の第５Ａ図ないし第５Ｃ図に示した製造プロセス
と同様であるので詳細は省略する。

すなわち、第２Ｃ図に示したように、従来と同様の方法
でサイドウオール９ａ、９ｂを形成し、周辺のＮ型チャ
ネルトランジスタにイオン注入を行ない、Ｎ中層１３を
形成する。次に、第３図に示したランプアニール装置を
用いて窒素、アンモニア等の窒化雰囲気中で７００℃以
上の高温で３０秒〜数分程度のアニールを実施する。こ
れにより、第１図に示したように、シリサイド７ｂ表面
およびＮ＋層１２，１４上に窒化膜１１が形成される。

ここで、第３図に示したランプアニール装置の構成につ
いて説明する。ランプアニール装置は、半導体基板１の
搬送を行なうローダ／アンローダアーム２１と、半導体
基板１を支持するためのサセプタ２３と、加熱用ランプ
２２と、ドア２４とから構成されている。ランプアニー
ル装置は、一方の入口からガスが導入され、他方の出口
から排気されるという構成となっている。

なお、本実施例では、製造工程においてシリサイド７ｂ
の表面の酸化を防止するものとして、窒化膜１１を形成
する構成としたが、本発明はこれに限らず、酸素中など
の酸化雰囲気中で同様のアニールを実施することにより
、シリサイド７ｂ表面を酸化して緻密な熱酸化膜を形成
するようにしてもよい。すなわち、ランプアニール装置
などを用いてＲＴ　Ｐ　（Ｒａｐｉｄ　Ｔｈｅｒｍａｌ
　Ｐｒｏｃｅｓｓ　）を行なうことにより、拡散炉を用
いて熱処理を行なう場合とは異なり半導体基板は急速に
加熱され、数十秒で７００℃以上の高温に達する。この
ため、低温で形成される多孔質の酸化膜は形成されず、
メモリトランジスタ（または周辺のＰ型チャネルトラン
ジスタ）側のシリサイド７ｂ上にも緻密な酸化膜が形成
される。このＲＴＰ処理を、Ｎ型チャネルトランジスタ
のソース・ドレイン領域の活性化処理として用いてもよ
いが、必要であれば、従来と同しように拡散炉による熱
処理を行なってもよい。その後、ＣＶＤ法などにより絶
縁膜を堆積し、その絶縁膜に接続孔を開孔して所望の箇
所に配線・シリサイド電極または拡散層との接続をとり
、ＥＦＲＯＭが完成される。なお、必要に応じてこのよ
うな絶縁膜、接続孔　配線の形成を複数回繰返してもよ
い。

なお、本実施例では、ＥＰＲＯＭに適用する例を示した
が、本発明はこれに限らず、通常のＣＭＯ８半導体装置
などの高融点金属シリサイド層を備えた半導体装置に適
用してもよい。

［発明の効果］ 第１請求項に記載の発明によれば、半導体基板の上部に
導電層を形成し、その導電層上に高融点金属シリサイド
層を形成し、導電層および高融点金属シリサイド層の側
壁部にサイドウオールを形成し、少なくとも高融点金属
シリサイド層のサイドウオールに覆われていない部分に
耐酸化層を形成することにより、その耐酸化層により後
工程において低温の熱酸化雰囲気中にさらされても高融
点金属シリサイド層が過度に酸化されることがなく高融
点金属シリサイド層の膜厚が減少されることもないので
、高融点金属シリサイド層の下部に導電層を介して形成
される絶縁膜の特性を劣化させることがないとともに高
融点金属シリサイド層の抵抗の上昇を有効に防止するこ
とが可能な半導体装置を提供し得るに至った。

第２請求項に記載の発明によれば、半導体基板の上部に
導電層を形成し、導電層上に高融点金属シリサイド層を
形成し、全面に酸化膜を形成した後エツチングすること
により導電層および高融点金属シリサイド層の側壁部に
サイドウオールを形成し、高温かつ短時間で熱処理を行
なうことにより高融点金属シリサイド層のサイドウオー
ルに覆われていない部分に緻密な耐酸化層を形成するこ
とにより、後工程において低温の熱酸化雰囲気中にさら
されても高融点金属シリサイド層の過度の酸化を防止す
ることができ高融点金属シリサイド層表面に厚い酸化膜
が形成されることはないので、高融点金属シリサイド層
の抵抗の上昇を有効に防止することができるとともに高
融点金属シリサイド層の下部に導電層を介して形成され
る絶縁層の特性を劣化させることがない半導体装置の製
造方法を提供し得るに至った。

【図面の簡単な説明】

第１図は本発明の一実施例によるＥＦＲＯＭを示した断
面図、第２八図ないし第２Ｃ図は第１図に示したＥＦＲ
ＯＭの製造プロセスを説明するための断面構造図、第３
図は第１図に示したＥＦＲＯＭの製造プロセスにおいて
い使用するランプアニール装置の構成を示した概略図、
第４図は従来の高融点金属シリサイド層を用いたＥＦＲ
ＯＭを示した断面図、第５Ａ図ないし第５Ｃ図は第４図
に示したＥＦＲＯＭの製造プロセスを説明するための断
面構造図、第６図は第４図に示したＥＦＲＯＭの低温熱
酸化時の状態を説明するための断面構造図である。 図において、１は半導体基板、２は分離酸化膜、３は第
１ゲート酸化膜、４は第１ポリシリコン、５ａは第２ゲ
ート酸化膜、５ｂは層間絶縁膜、６は第２ボリンリコン
、７ｂはシリサイド、９ａはサイドウオール、９ｂはサ
イドウオール、１１は窒化膜である。 なお、各図中、同一符号は、同一または相当部分を示す
。

Claims (2)

【特許請求の範囲】
1. （１）半導体基板の上部に形成された導電層と、 前記導電層上に形成された高融点金属シリサイド層と、 前記導電層および前記高融点金属シリサイド層の側壁部
   に形成されたサイドウォールと、 少なくとも前記高融点金属シリサイド層の前記サイドウ
   ォールに覆われていない部分に形成された耐酸化層とを
   含む、半導体装置。
2. （２）半導体基板の上部に導電層を形成するステップと
   、 前記導電層上に高融点金属シリサイド層を形成するステ
   ップと、 全面に酸化膜を形成した後、エッチングすることにより
   前記導電層および前記高融点金属シリサイド層の側壁部
   にサイドウォールを形成するステップと、 高温かつ短時間で熱処理を行なうことにより前記高融点
   金属シリサイド層の前記サイドウォールに覆われていな
   い部分に緻密な耐酸化層を形成するステップとを含む、
   半導体装置の製造方法。