JP2001015754A - 半導体素子の電導性ライン形成方法 - Google Patents
半導体素子の電導性ライン形成方法Info
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Abstract
(57)【要約】
【課題】 熱的安定性が高く、電気抵抗が低い半導体素
子のシリコンとタングステンとからなる電導性ラインを
形成する方法を提供する。 【解決手段】 本発明の特徴は、シリコンとタングステ
ンとの間にそれら相互の反応を防止するための層を、単
独で形成させたり、窒化タングステンを堆積させて熱処
理して形成させるのではなく、シリコン膜の上に純粋タ
ングステン膜を形成させて、そのタングステンを窒素雰
囲気中で熱処理することで窒化タングステンとした。そ
の後さらに第２熱処理を行って窒化タングステン中の窒
素の量を減少させるとさらに特性が改善される。
子のシリコンとタングステンとからなる電導性ラインを
形成する方法を提供する。 【解決手段】 本発明の特徴は、シリコンとタングステ
ンとの間にそれら相互の反応を防止するための層を、単
独で形成させたり、窒化タングステンを堆積させて熱処
理して形成させるのではなく、シリコン膜の上に純粋タ
ングステン膜を形成させて、そのタングステンを窒素雰
囲気中で熱処理することで窒化タングステンとした。そ
の後さらに第２熱処理を行って窒化タングステン中の窒
素の量を減少させるとさらに特性が改善される。
Description
【０００１】
【発明の属する技術分野】本発明は半導体素子に関し、
特に熱的安定性を高め、低い電気抵抗を有するようにし
た半導体素子の電導性ライン、例えばトランジスタのゲ
ートに使用される導電性ラインの形成方法に関する。
特に熱的安定性を高め、低い電気抵抗を有するようにし
た半導体素子の電導性ライン、例えばトランジスタのゲ
ートに使用される導電性ラインの形成方法に関する。
【０００２】
【従来の技術】一般的に、タングステン／シリコン構造
の電導性ラインの形成工程において、６００℃以上の温
度になると、タングステンとシリコンとが反応してタン
グステンシリサイドが形成されやすい。タングステンシ
リサイドはタングステンに比べて電気抵抗が１０倍以上
高く、その上高集積回路の電導性ライン物質として使用
しにくい。また、シリサイドの形成時にシリコン膜の破
壊が発生するので、タングステンとシリコンの間に反応
抑制層を形成させる必要がある。
の電導性ラインの形成工程において、６００℃以上の温
度になると、タングステンとシリコンとが反応してタン
グステンシリサイドが形成されやすい。タングステンシ
リサイドはタングステンに比べて電気抵抗が１０倍以上
高く、その上高集積回路の電導性ライン物質として使用
しにくい。また、シリサイドの形成時にシリコン膜の破
壊が発生するので、タングステンとシリコンの間に反応
抑制層を形成させる必要がある。
【０００３】以下、添付の図面を参照して従来技術の電
導性ライン形成について説明する。図１ａないし図１ｄ
は従来技術による電導性ラインを形成するための工程断
面図であり、図２ａないし図２ｅは同様に従来技術によ
る電導性ライン形成のための他の工程断面図である。図
１ａないし図１ｄはタングステン／反応防止膜／シリコ
ン構造の電導性ラインを形成する工程を示すものであ
る。まず、図１ａのように、半導体基板１１上にゲート
絶縁膜１２を形成する。そして、ゲート絶縁膜１２上に
電導性ライン形成用物質層として半導体層１３を形成す
る。ここで、半導体層１３としてはポリシリコンを使用
する。
導性ライン形成について説明する。図１ａないし図１ｄ
は従来技術による電導性ラインを形成するための工程断
面図であり、図２ａないし図２ｅは同様に従来技術によ
る電導性ライン形成のための他の工程断面図である。図
１ａないし図１ｄはタングステン／反応防止膜／シリコ
ン構造の電導性ラインを形成する工程を示すものであ
る。まず、図１ａのように、半導体基板１１上にゲート
絶縁膜１２を形成する。そして、ゲート絶縁膜１２上に
電導性ライン形成用物質層として半導体層１３を形成す
る。ここで、半導体層１３としてはポリシリコンを使用
する。
【０００４】次いで、図１ｂのように、半導体層１３上
に反応防止膜１４とタングステン膜１５を順に形成す
る。この反応防止膜１４は、タングステン膜１５と半導
体層１３とが反応しない物質を使用するが、代表的には
遷移金属と高融点金属などの窒化物または電気電導性の
ある酸化物を用いる。そして、図１ｃのように、フォト
リソグラフィー工程でタングステン膜１５，反応防止膜
１４，半導体層１３を選択的にエッチングして半導体層
１３とタングステン膜１５とからなる電導性ライン１６
を形成する。
に反応防止膜１４とタングステン膜１５を順に形成す
る。この反応防止膜１４は、タングステン膜１５と半導
体層１３とが反応しない物質を使用するが、代表的には
遷移金属と高融点金属などの窒化物または電気電導性の
ある酸化物を用いる。そして、図１ｃのように、フォト
リソグラフィー工程でタングステン膜１５，反応防止膜
１４，半導体層１３を選択的にエッチングして半導体層
１３とタングステン膜１５とからなる電導性ライン１６
を形成する。
【０００５】次いで、図１ｄのように、電導性ライン１
６をマスクに全面に不純物イオンを注入し、ドライブイ
ン拡散させて電導性ライン１６両側の半導体基板１１の
表面内にソース／ドレイン領域１７を形成する。
６をマスクに全面に不純物イオンを注入し、ドライブイ
ン拡散させて電導性ライン１６両側の半導体基板１１の
表面内にソース／ドレイン領域１７を形成する。
【０００６】このようなタングステン／反応防止膜／シ
リコン構造における電導性ラインの中間の反応防止膜１
４は、半導体層１３とタングステン膜１５との反応を抑
える機能を果たしている。このような電導性ライン形成
工程は低温で行われるため、下部層に加えられる熱的ス
トレスは大きくない。したがって、熱による半導体基板
１１の不純物分布がほとんど変わらないという特徴があ
る。
リコン構造における電導性ラインの中間の反応防止膜１
４は、半導体層１３とタングステン膜１５との反応を抑
える機能を果たしている。このような電導性ライン形成
工程は低温で行われるため、下部層に加えられる熱的ス
トレスは大きくない。したがって、熱による半導体基板
１１の不純物分布がほとんど変わらないという特徴があ
る。
【０００７】一方、高温で行われる電導性ライン製造工
程は次の通りである。図２ａないし図２ｅはデニューデ
ィション（denudation）タングステン／シリコン構造の
電導性ラインを形成する工程を示すものである。まず、
図２ａのように、半導体基板１１上にゲート絶縁膜１２
を形成する。そして、ゲート絶縁膜１２上に電導性ライ
ン形成用物質層として半導体層１３を形成する。ここ
で、半導体層１３としてはポリシリコンを使用する。
程は次の通りである。図２ａないし図２ｅはデニューデ
ィション（denudation）タングステン／シリコン構造の
電導性ラインを形成する工程を示すものである。まず、
図２ａのように、半導体基板１１上にゲート絶縁膜１２
を形成する。そして、ゲート絶縁膜１２上に電導性ライ
ン形成用物質層として半導体層１３を形成する。ここ
で、半導体層１３としてはポリシリコンを使用する。
【０００８】次いで、図２ｂのように、半導体層１３上
に窒化タングステン膜２１を形成する。図２ｃのよう
に、窒化タングステン膜２１が形成された基板を１００
０℃で熱処理する。この熱処理工程で窒化タングステン
膜２１と半導体層１３との界面にシリコン窒化物の反応
防止層（図示しない）が形成され、これと同時に、窒化
タングステン膜２１がタングステン膜２１ａに変化す
る。
に窒化タングステン膜２１を形成する。図２ｃのよう
に、窒化タングステン膜２１が形成された基板を１００
０℃で熱処理する。この熱処理工程で窒化タングステン
膜２１と半導体層１３との界面にシリコン窒化物の反応
防止層（図示しない）が形成され、これと同時に、窒化
タングステン膜２１がタングステン膜２１ａに変化す
る。
【０００９】そして、図２ｄのように、フォトリソグラ
フィ工程でタングステン膜２１ａと半導体層１３を選択
的にエッチングして電導性ライン２２を形成する。
フィ工程でタングステン膜２１ａと半導体層１３を選択
的にエッチングして電導性ライン２２を形成する。
【００１０】次いで、図２ｅのように、電導性ライン２
２をマスクに全面に不純物イオンを注入し、ドライブイ
ンさせ、電導性ライン２２の両側の半導体基板１１の表
面内にソース／ドレイン領域１７を形成する。
２をマスクに全面に不純物イオンを注入し、ドライブイ
ンさせ、電導性ライン２２の両側の半導体基板１１の表
面内にソース／ドレイン領域１７を形成する。
【００１１】このような電導性ライン形成工程は、半導
体層１３上に窒化タングステン膜２１を堆積させ、高温
で熱処理するが、熱処理中に高温で不安定な窒化タング
ステン膜２１がタングステン膜２１ａに変化する。これ
と同時に、窒化タングステン膜２１に含まれた窒素と半
導体層１３内のシリコンとが結合し、タングステン膜２
１ａと半導体層１３との界面にシリコン窒化物が形成さ
れる。
体層１３上に窒化タングステン膜２１を堆積させ、高温
で熱処理するが、熱処理中に高温で不安定な窒化タング
ステン膜２１がタングステン膜２１ａに変化する。これ
と同時に、窒化タングステン膜２１に含まれた窒素と半
導体層１３内のシリコンとが結合し、タングステン膜２
１ａと半導体層１３との界面にシリコン窒化物が形成さ
れる。
【００１２】このように形成されたシリコン窒化物は１
０００℃以上の高温でもシリコンとタングステンとの反
応を抑えることができる。このようなデニューディショ
ン・タングステン／シリコン構造の電導性ラインは、堆
積状態で電気抵抗は高いが、高温熱処理後の抵抗はタン
グステン／反応防止膜／シリコン構造の電導性ラインと
ほぼ同じ程度である。したがって、別に行われる反応防
止膜の堆積工程を行わなくても、タングステンとシリコ
ンとの反応を抑えることができ、熱的安定性が良いとい
う特徴を有する。
０００℃以上の高温でもシリコンとタングステンとの反
応を抑えることができる。このようなデニューディショ
ン・タングステン／シリコン構造の電導性ラインは、堆
積状態で電気抵抗は高いが、高温熱処理後の抵抗はタン
グステン／反応防止膜／シリコン構造の電導性ラインと
ほぼ同じ程度である。したがって、別に行われる反応防
止膜の堆積工程を行わなくても、タングステンとシリコ
ンとの反応を抑えることができ、熱的安定性が良いとい
う特徴を有する。
【００１３】
【発明が解決しようとする課題】上記のような従来技術
の半導体素子の電導性ライン形成方法は次のような問題
がある。タングステンとシリコンとの反応を抑えるため
に反応防止膜を形成するタングステン／反応防止膜／シ
リコン構造の電導性ライン形成方法では、第一，別途反
応防止膜を堆積させる工程が必要であり、その上、反応
防止膜の抵抗がタングステンより大きいため、ゲートの
電気抵抗が増加し、素子の動作特性を低下させる。第
二，反応防止膜の形状により上側に形成されるタングス
テン膜の電気的電導性に影響を与え、電導性ラインの電
気的特性が劣化する。第三，低温で電導性ラインを形成
しているので、後続のソース／ドレイン領域形成時など
の熱処理工程で抵抗が増加するなど熱安定性を確保でき
ない。
の半導体素子の電導性ライン形成方法は次のような問題
がある。タングステンとシリコンとの反応を抑えるため
に反応防止膜を形成するタングステン／反応防止膜／シ
リコン構造の電導性ライン形成方法では、第一，別途反
応防止膜を堆積させる工程が必要であり、その上、反応
防止膜の抵抗がタングステンより大きいため、ゲートの
電気抵抗が増加し、素子の動作特性を低下させる。第
二，反応防止膜の形状により上側に形成されるタングス
テン膜の電気的電導性に影響を与え、電導性ラインの電
気的特性が劣化する。第三，低温で電導性ラインを形成
しているので、後続のソース／ドレイン領域形成時など
の熱処理工程で抵抗が増加するなど熱安定性を確保でき
ない。
【００１４】また、シリコン上に窒化タングステン膜を
形成するデニューディション・タングステン／シリコン
構造の電導性ライン形成方法では、第一、高温熱処理工
程によってシリコン窒化物の反応防止層を形成するの
で、素子に加えられる熱的ストレスが高い。第二、高温
の熱処理工程時半導体基板の不純物分布を変化させるた
め、素子の特性を低下させる。
形成するデニューディション・タングステン／シリコン
構造の電導性ライン形成方法では、第一、高温熱処理工
程によってシリコン窒化物の反応防止層を形成するの
で、素子に加えられる熱的ストレスが高い。第二、高温
の熱処理工程時半導体基板の不純物分布を変化させるた
め、素子の特性を低下させる。
【００１５】本発明は、このような従来技術の電導性ラ
イン形成時の問題点を解決するためになされたもので、
高い温度でも熱的安定性を確保でき、低い電気抵抗を有
するようにした半導体素子の電導性ライン形成方法を提
供することを目的とする。
イン形成時の問題点を解決するためになされたもので、
高い温度でも熱的安定性を確保でき、低い電気抵抗を有
するようにした半導体素子の電導性ライン形成方法を提
供することを目的とする。
【００１６】
【課題を解決するための手段】上記目的を達成する本発
明の半導体素子の電導性ライン形成方法は、半導体基板
上に絶縁層を形成し、その上に半導体層、タングステン
膜を順に形成し、タングステン膜を熱処理工程で窒化さ
せ、タングステン膜と半導体層を選択的にエッチングす
ることを特徴とする。
明の半導体素子の電導性ライン形成方法は、半導体基板
上に絶縁層を形成し、その上に半導体層、タングステン
膜を順に形成し、タングステン膜を熱処理工程で窒化さ
せ、タングステン膜と半導体層を選択的にエッチングす
ることを特徴とする。
【００１７】
【発明の実施の形態】以下、添付の図面を参照して本発
明実施形態の半導体素子の電導性ライン形成方法につい
て詳細に説明する。図３ａないし図３ｆは本実施形態に
よる電導性ライン形成のための工程断面図である。本実
施形態の電導性ライン形成方法は、工程を単純化し、か
つ低温で工程を実施することにより低抵抗特性を有する
電導性ラインを得るようにしたもので、以下その工程に
ついて説明する。
明実施形態の半導体素子の電導性ライン形成方法につい
て詳細に説明する。図３ａないし図３ｆは本実施形態に
よる電導性ライン形成のための工程断面図である。本実
施形態の電導性ライン形成方法は、工程を単純化し、か
つ低温で工程を実施することにより低抵抗特性を有する
電導性ラインを得るようにしたもので、以下その工程に
ついて説明する。
【００１８】まず、図３ａのように、半導体基板３１上
にゲート絶縁膜３２を形成し、その上に電導性ライン形
成用物質層として半導体層３３を形成する。半導体層３
３としてシリコンまたはゲルマニウム（Ｇｅ）またはシ
リコンゲルマニウム化合物（ＳｉxＧｅ1-x）を使用する
ことができ、その堆積厚さは６００〜８００Åである。
にゲート絶縁膜３２を形成し、その上に電導性ライン形
成用物質層として半導体層３３を形成する。半導体層３
３としてシリコンまたはゲルマニウム（Ｇｅ）またはシ
リコンゲルマニウム化合物（ＳｉxＧｅ1-x）を使用する
ことができ、その堆積厚さは６００〜８００Åである。
【００１９】厚さ６００〜８００Åに形成させた半導体
層３３上に、図３ｂのように、タングステン膜３４を形
成する。タングステン層に代えてモリブデン（Ｍｏ）層
とすることができ、その厚さは６００〜８００Åであ
る。
層３３上に、図３ｂのように、タングステン膜３４を形
成する。タングステン層に代えてモリブデン（Ｍｏ）層
とすることができ、その厚さは６００〜８００Åであ
る。
【００２０】図３ｃのように、タングステン膜３４が形
成された基板を５００〜１０００℃のアンモニア雰囲気
で第１熱処理し、タングステン膜３４を窒化させ窒化タ
ングステン膜３４ａを形成する。
成された基板を５００〜１０００℃のアンモニア雰囲気
で第１熱処理し、タングステン膜３４を窒化させ窒化タ
ングステン膜３４ａを形成する。
【００２１】そして、図３ｄのように、窒化タングステ
ン膜３４ａが形成された基板を６００〜１４１０℃の窒
素またはアルゴン雰囲気で第２熱処理を行う。この第２
熱処理のとき窒化タングステン膜３４ａの窒素含量が減
少する同時にタングステンの結晶粒が成長し、窒素の含
量が減少した窒化タングステン膜３４ｂが形成される。
第２熱処理工程で窒素またはアルゴンガス以外にタング
ステンと反応しない他のガスを使用することも可能であ
る。２．０Ω／ｓｑ以下の低抵抗が要求されない素子の
場合は、１次熱処理を行うだけでも必要な抵抗特性を満
足させることができるので、２次熱処理工程を省略する
ことができる。
ン膜３４ａが形成された基板を６００〜１４１０℃の窒
素またはアルゴン雰囲気で第２熱処理を行う。この第２
熱処理のとき窒化タングステン膜３４ａの窒素含量が減
少する同時にタングステンの結晶粒が成長し、窒素の含
量が減少した窒化タングステン膜３４ｂが形成される。
第２熱処理工程で窒素またはアルゴンガス以外にタング
ステンと反応しない他のガスを使用することも可能であ
る。２．０Ω／ｓｑ以下の低抵抗が要求されない素子の
場合は、１次熱処理を行うだけでも必要な抵抗特性を満
足させることができるので、２次熱処理工程を省略する
ことができる。
【００２２】次いで、図３ｅのように、フォトリソグラ
フィ工程で窒素が減少した窒化タングステン膜３４ｂ、
半導体層３３を選択的にエッチングして電導性ライン３
５を形成する。
フィ工程で窒素が減少した窒化タングステン膜３４ｂ、
半導体層３３を選択的にエッチングして電導性ライン３
５を形成する。
【００２３】最後に、図３ｆのように、電導性ライン３
５をマスクにして全面に不純物イオンを注入し、ドライ
ブイン拡散させ、電導性ライン３５両側の半導体基板３
１の表面内にソース／ドレイン領域３６ａ、３６ｂを形
成する。
５をマスクにして全面に不純物イオンを注入し、ドライ
ブイン拡散させ、電導性ライン３５両側の半導体基板３
１の表面内にソース／ドレイン領域３６ａ、３６ｂを形
成する。
【００２４】以上のような本実施形態の半導体素子の電
導性ライン形成方法において、１，２次熱処理工程を電
導性ライン３５形成後に実施することも可能である。ま
た、１，２次熱処理工程を、ソース／ドレイン領域３６
ａ、３６ｂを形成するための不純物イオン注入後に実施
することも可能である。
導性ライン形成方法において、１，２次熱処理工程を電
導性ライン３５形成後に実施することも可能である。ま
た、１，２次熱処理工程を、ソース／ドレイン領域３６
ａ、３６ｂを形成するための不純物イオン注入後に実施
することも可能である。
【００２５】このような方法で形成された本実施形態に
よる半導体素子の電導性ラインは以下で述べる特性があ
る。図４は熱処理温度による面抵抗の変化を示すグラフ
であり、図５は、本実施形態によるアンモニア熱処理に
よる抵抗と圧縮応力の変化を示すグラフである。図６は
第１、２次熱処理による面抵抗の変化を示すグラフであ
る。
よる半導体素子の電導性ラインは以下で述べる特性があ
る。図４は熱処理温度による面抵抗の変化を示すグラフ
であり、図５は、本実施形態によるアンモニア熱処理に
よる抵抗と圧縮応力の変化を示すグラフである。図６は
第１、２次熱処理による面抵抗の変化を示すグラフであ
る。
【００２６】本実施形態の電導性ライン形成工程は、半
導体層３３上に純粋タングステン膜３４を堆積し、その
タングステン膜を形成させた基板をアンモニア雰囲気で
熱処理するだけであるので、工程を極めて単純化するこ
とができる。しかも、抵抗特性は十分に確保することが
できる。１次熱処理工程により形成された、本実施形態
による窒化タングステン膜３４ａの面抵抗は、デニュー
ディション・タングステン／シリコン電導性ライン構造
で使用された従来の窒化タングステン膜の面抵抗より７
０％〜９０％程度減少させることができた。両者の違い
は、従来技術では堆積時に窒化タングステンを形成させ
るのに対して、本実施形態の窒化タングステン膜３４ａ
は堆積段階では純粋タングステンであり、後続の熱処理
工程で窒化することである。
導体層３３上に純粋タングステン膜３４を堆積し、その
タングステン膜を形成させた基板をアンモニア雰囲気で
熱処理するだけであるので、工程を極めて単純化するこ
とができる。しかも、抵抗特性は十分に確保することが
できる。１次熱処理工程により形成された、本実施形態
による窒化タングステン膜３４ａの面抵抗は、デニュー
ディション・タングステン／シリコン電導性ライン構造
で使用された従来の窒化タングステン膜の面抵抗より７
０％〜９０％程度減少させることができた。両者の違い
は、従来技術では堆積時に窒化タングステンを形成させ
るのに対して、本実施形態の窒化タングステン膜３４ａ
は堆積段階では純粋タングステンであり、後続の熱処理
工程で窒化することである。
【００２７】図４は、従来のデニューディション・タン
グステン／シリコン電導性ライン構造でポリシリコンを
７００Å、窒化タングステン膜を７００Åの厚さで形成
した後の熱処理温度による面抵抗の変化を示したもの
で、素子の面抵抗特性を満足させるためには９５０℃以
上の高温熱処理が必要である。これでは、面抵抗特性は
満足するが、基板に加えられる熱的ストレスを防ぐこと
はできないことを意味する。これに対して、本実施形態
の方法による電導性ラインは、図５のように、６５０〜
７５０℃の低温での熱処理でも十分に低抵抗特性を確保
できる。
グステン／シリコン電導性ライン構造でポリシリコンを
７００Å、窒化タングステン膜を７００Åの厚さで形成
した後の熱処理温度による面抵抗の変化を示したもの
で、素子の面抵抗特性を満足させるためには９５０℃以
上の高温熱処理が必要である。これでは、面抵抗特性は
満足するが、基板に加えられる熱的ストレスを防ぐこと
はできないことを意味する。これに対して、本実施形態
の方法による電導性ラインは、図５のように、６５０〜
７５０℃の低温での熱処理でも十分に低抵抗特性を確保
できる。
【００２８】図５は、タングステン膜を６５０Åの厚さ
に形成し、１次熱処理を６０秒間実施した場合の面抵抗
および圧縮応力の変化を示したもので、（Ｉ）は面抵抗
変化を、（II）は圧縮応力を示したものである。熱処理
温度の上昇と共に抵抗が増加し、圧縮応力が低下するの
はタングステン膜３４が窒化されていることを意味す
る。このような窒化段階を経て形成された窒化タングス
テン膜３４ａはその下側にあるシリコンとの反応性を十
分に減らすことができる。
に形成し、１次熱処理を６０秒間実施した場合の面抵抗
および圧縮応力の変化を示したもので、（Ｉ）は面抵抗
変化を、（II）は圧縮応力を示したものである。熱処理
温度の上昇と共に抵抗が増加し、圧縮応力が低下するの
はタングステン膜３４が窒化されていることを意味す
る。このような窒化段階を経て形成された窒化タングス
テン膜３４ａはその下側にあるシリコンとの反応性を十
分に減らすことができる。
【００２９】図６は、ＮＨ3雰囲気でそれぞれ６５０℃
（四角で表示）、７５０℃（丸で表示）、８５０℃（三
角で表示）の温度で１次熱処理した後、Ｎ2雰囲気で２
次熱処理した場合の熱処理温度によって変化する面抵抗
特性を示すものである。７５０℃の温度で熱処理した試
料の場合、１次熱処理後には面抵抗が３．５Ω／ｓｑで
あり、２次熱処理工程で、温度が上昇するほど抵抗が減
少し、１０００℃では２．３Ω／ｓｑになる。これは、
１次熱処理後の窒化タングステン膜３４ａが、後続する
高温熱処理工程中にシリコンと反応しないことを意味す
る。このような２次熱処理工程により窒化タングステン
膜３４ａ内の窒素が外に拡散され、窒素の含有量が減少
し、同時に結晶粒界が成長する。このようにして形成さ
れた窒素が減少したタングステン膜３４ｂは１次熱処理
前のＷ／Ｓｉ層の電気抵抗よりさらに低い電気抵抗を有
する。
（四角で表示）、７５０℃（丸で表示）、８５０℃（三
角で表示）の温度で１次熱処理した後、Ｎ2雰囲気で２
次熱処理した場合の熱処理温度によって変化する面抵抗
特性を示すものである。７５０℃の温度で熱処理した試
料の場合、１次熱処理後には面抵抗が３．５Ω／ｓｑで
あり、２次熱処理工程で、温度が上昇するほど抵抗が減
少し、１０００℃では２．３Ω／ｓｑになる。これは、
１次熱処理後の窒化タングステン膜３４ａが、後続する
高温熱処理工程中にシリコンと反応しないことを意味す
る。このような２次熱処理工程により窒化タングステン
膜３４ａ内の窒素が外に拡散され、窒素の含有量が減少
し、同時に結晶粒界が成長する。このようにして形成さ
れた窒素が減少したタングステン膜３４ｂは１次熱処理
前のＷ／Ｓｉ層の電気抵抗よりさらに低い電気抵抗を有
する。
【００３０】
【発明の効果】上述した本発明の半導体素子の電導性ラ
イン形成方法は次のような効果を備えている。本発明
は、半導体層とタングステン層との反応を抑えるための
反応防止膜を別の工程で形成しないので、工程を単純化
することができ、ひいては製造コストを節減する効果が
ある。また本発明は、低抵抗特性を確保するための熱処
理工程を低温で行っているので、下部層（基板を含む）
に加えられる熱的ストレスを減少させることができ、素
子の信頼度を高くできるという効果がある。これはま
た、下側の半導体基板内部の不純物拡分布の変化を防ぐ
という効果もある。さらに本発明は、電導性ラインパタ
ーニング後に熱処理工程を行ったり、ソース／ドレイン
を形成するための不純物イオン注入後に行うこともで
き、製造工程を任意に変化させることができるという効
果がある。さらに本発明は、低抵抗特性を有する電導性
ラインを確保することができるので、素子の動作特性を
向上させることができる。
イン形成方法は次のような効果を備えている。本発明
は、半導体層とタングステン層との反応を抑えるための
反応防止膜を別の工程で形成しないので、工程を単純化
することができ、ひいては製造コストを節減する効果が
ある。また本発明は、低抵抗特性を確保するための熱処
理工程を低温で行っているので、下部層（基板を含む）
に加えられる熱的ストレスを減少させることができ、素
子の信頼度を高くできるという効果がある。これはま
た、下側の半導体基板内部の不純物拡分布の変化を防ぐ
という効果もある。さらに本発明は、電導性ラインパタ
ーニング後に熱処理工程を行ったり、ソース／ドレイン
を形成するための不純物イオン注入後に行うこともで
き、製造工程を任意に変化させることができるという効
果がある。さらに本発明は、低抵抗特性を有する電導性
ラインを確保することができるので、素子の動作特性を
向上させることができる。
【図１ａ】 従来技術の電導性ライン形成のための工程
断面図
断面図
【図１ｂ】 従来技術の電導性ライン形成のための工程
断面図
断面図
【図１ｃ】 従来技術の電導性ライン形成のための工程
断面図
断面図
【図１ｄ】 従来技術の電導性ライン形成のための工程
断面図
断面図
【図２ａ】 従来技術の電導性ライン形成のための他の
工程断面図
工程断面図
【図２ｂ】 従来技術の電導性ライン形成のための他の
工程断面図
工程断面図
【図２ｃ】 従来技術の電導性ライン形成のための他の
工程断面図
工程断面図
【図２ｄ】 従来技術の電導性ライン形成のための他の
工程断面図
工程断面図
【図２ｅ】 従来技術の電導性ライン形成のための他の
工程断面図
工程断面図
【図３ａ】 本発明実施形態による電導性ライン形成の
ための工程断面図
ための工程断面図
【図３ｂ】 本発明実施形態による電導性ライン形成の
ための工程断面図
ための工程断面図
【図３ｃ】 本発明実施形態による電導性ライン形成の
ための工程断面図
ための工程断面図
【図３ｄ】 本発明実施形態による電導性ライン形成の
ための工程断面図
ための工程断面図
【図３ｅ】 本発明実施形態による電導性ライン形成の
ための工程断面図
ための工程断面図
【図３ｆ】 本発明実施形態による電導性ライン形成の
ための工程断面図
ための工程断面図
【図４】 熱処理温度による面抵抗の変化を示すグラフ
【図５】 本発明によるアンモニア熱処理による抵抗お
よび圧縮応力の変化を示すグラフ
よび圧縮応力の変化を示すグラフ
【図６】 第１，２次熱処理に従う面抵抗の変化を示す
グラフ
グラフ
３１：半導体基板 ３２：ゲート絶縁膜 ３３：半導体層 ３４：タングステン
膜 ３４ａ：窒化タングステン膜 ３４ｂ：窒素含量減
少タングステン膜 ３５：電導性ライン ３６ａ、３６ｂ：ソ
ース／ドレイン
膜 ３４ａ：窒化タングステン膜 ３４ｂ：窒素含量減
少タングステン膜 ３５：電導性ライン ３６ａ、３６ｂ：ソ
ース／ドレイン
Claims (6)
- 【請求項１】 半導体基板上に絶縁層を形成するステッ
プ；前記絶縁層上に半導体層、タングステン膜を順に形
成するステップ；前記タングステン膜を熱処理工程で窒
化させるステップ；前記タングステン膜と半導体層を選
択的にエッチングするステップを含むことを特徴とする
半導体素子の電導性ライン形成方法。 - 【請求項２】 タングステン膜を窒化させるための熱処
理工程をアンモニアガス雰囲気で５００〜１０００℃の
温度で行うことを特徴とする請求項１に記載の半導体素
子の電導性ライン形成方法。 - 【請求項３】 半導体基板上に絶縁層を形成するステッ
プ；前記絶縁層上に半導体層、タングステン膜を順に形
成するステップ；前記タングステン膜を１次熱処理工程
で窒化させるステップ；２次熱処理工程で窒化したタン
グステン膜内の窒素を外に拡散させ、界面の結晶粒を成
長させるステップ；前記タングステン膜と半導体層を選
択的にエッチングするステップを含むことを特徴とする
半導体素子の電導性ライン形成方法。 - 【請求項４】 半導体基板上にゲート絶縁膜、半導体層
を順に形成するステップ；前記半導体層上にタングステ
ン膜を形成するステップ；アンモニアガス雰囲気での第
１熱処理工程で前記タングステン膜を窒化させ、窒化タ
ングステン膜を形成するステップ；第２熱処理工程で窒
化タングステン膜内の窒素を膜外に拡散させ、界面の結
晶粒を成長させて窒素の含有量が減少した窒化タングス
テン膜を形成するステップ；フォトリソグラフィー工程
で前記窒素の含有量が減少した窒化タングステン膜と半
導体層を選択的にエッチングし、電導性ラインを形成す
るステップ；前記電導性ラインをマスクに全面に不純物
イオンを注入し、ドライブイン拡散させ、前記電導性ラ
イン両側の半導体基板の表面内にソース／ドレイン領域
を形成するステップを含むことを特徴とする半導体素子
の電導性ライン形成方法。 - 【請求項５】 前記１，２次熱処理工程を、タングステ
ン膜と半導体層を選択的にエッチングした後に行うこと
を特徴とする請求項４に記載の半導体素子の電導性ライ
ン形成方法。 - 【請求項６】 ２次熱処理工程を窒素またはアルゴンガ
ス雰囲気で６００〜１４１０℃の温度で行うことを特徴
とする請求項４に記載の半導体素子のゲート電極形成方
法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR22579/1999 | 1999-06-16 | ||
| KR1019990022579A KR100294697B1 (ko) | 1999-06-16 | 1999-06-16 | 반도체 소자의 전도성 라인 형성 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001015754A true JP2001015754A (ja) | 2001-01-19 |
| JP4730993B2 JP4730993B2 (ja) | 2011-07-20 |
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ID=19592856
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000159790A Expired - Fee Related JP4730993B2 (ja) | 1999-06-16 | 2000-05-30 | 半導体素子の電導性ライン形成方法 |
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|---|---|
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| JP (1) | JP4730993B2 (ja) |
| KR (1) | KR100294697B1 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002073697A1 (fr) * | 2001-03-12 | 2002-09-19 | Hitachi, Ltd. | Dispositif a circuit integre a semiconducteur, et procede d'elaboration |
| KR100441999B1 (ko) * | 2002-08-23 | 2004-07-30 | 삼성전자주식회사 | 반도체 장치에서 도전막 형성 방법 및 도전성 패턴 형성방법. |
| US11004804B2 (en) | 2018-09-18 | 2021-05-11 | Toshiba Memory Corporation | Semiconductor device and method of manufacturing the same |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100881716B1 (ko) | 2007-07-02 | 2009-02-06 | 주식회사 하이닉스반도체 | 낮은 시트저항의 텅스텐막을 갖는 텅스텐배선 제조 방법 및그를 이용한 반도체소자의 게이트 제조 방법 |
| JP6521703B2 (ja) * | 2014-04-11 | 2019-05-29 | キヤノン株式会社 | 振動型アクチュエータの製造方法、振動型アクチュエータを搭載する画像形成装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0277162A (ja) * | 1988-06-03 | 1990-03-16 | Sharp Corp | 半導体装置の製造方法 |
| JPH05335562A (ja) * | 1992-05-29 | 1993-12-17 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2624736B2 (ja) * | 1988-01-14 | 1997-06-25 | 株式会社東芝 | 半導体装置の製造方法 |
| US5506449A (en) * | 1993-03-24 | 1996-04-09 | Kawasaki Steel Corporation | Interconnection structure for semiconductor integrated circuit and manufacture of the same |
| US6162715A (en) * | 1997-06-30 | 2000-12-19 | Applied Materials, Inc. | Method of forming gate electrode connection structure by in situ chemical vapor deposition of tungsten and tungsten nitride |
| TW402809B (en) * | 1997-10-18 | 2000-08-21 | United Microelectronics Corp | The manufacture method of electrical charge storage structure |
-
1999
- 1999-06-16 KR KR1019990022579A patent/KR100294697B1/ko not_active IP Right Cessation
-
2000
- 2000-05-30 JP JP2000159790A patent/JP4730993B2/ja not_active Expired - Fee Related
- 2000-06-12 US US09/592,438 patent/US6335297B1/en not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0277162A (ja) * | 1988-06-03 | 1990-03-16 | Sharp Corp | 半導体装置の製造方法 |
| JPH05335562A (ja) * | 1992-05-29 | 1993-12-17 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002073697A1 (fr) * | 2001-03-12 | 2002-09-19 | Hitachi, Ltd. | Dispositif a circuit integre a semiconducteur, et procede d'elaboration |
| US7053459B2 (en) | 2001-03-12 | 2006-05-30 | Renesas Technology Corp. | Semiconductor integrated circuit device and process for producing the same |
| US7375013B2 (en) | 2001-03-12 | 2008-05-20 | Renesas Technology Corp. | Semiconductor integrated circuit device and process for manufacturing the same |
| US7632744B2 (en) | 2001-03-12 | 2009-12-15 | Renesas Technology Corp. | Semiconductor integrated circuit device and process for manufacturing the same |
| KR100441999B1 (ko) * | 2002-08-23 | 2004-07-30 | 삼성전자주식회사 | 반도체 장치에서 도전막 형성 방법 및 도전성 패턴 형성방법. |
| US11004804B2 (en) | 2018-09-18 | 2021-05-11 | Toshiba Memory Corporation | Semiconductor device and method of manufacturing the same |
| US11705404B2 (en) | 2018-09-18 | 2023-07-18 | Kioxia Corporation | Semiconductor device and method of manufacturing the same |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4730993B2 (ja) | 2011-07-20 |
| KR20010002668A (ko) | 2001-01-15 |
| KR100294697B1 (ko) | 2001-07-12 |
| US6335297B1 (en) | 2002-01-01 |
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