KR20010002668A - 반도체 소자의 전도성 라인 형성 방법 - Google Patents
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Abstract
본 발명은 열적 안정성을 높이고 낮은 전기 저항을 갖도록한 반도체 소자의 전도성 라인 형성 방법에 관한 것으로, 반도체 기판상에 절연층을 형성하는 단계;상기 절연층상에 반도체층, 텅스텐막을 차례로 형성하는 단계;상기 텅스텐막을 열처리 공정으로 질화시키는 단계;상기 텅스텐막과 반도체층을 선택적으로 식각하는 단계를 포함하여 이루어진다.
Description
본 발명은 반도체 소자에 관한 것으로, 특히 열적 안정성을 높이고 낮은 전기 저항을 갖도록한 반도체 소자의 전도성 라인 형성 방법에 관한 것이다.
일반적으로 텅스텐(W)/실리콘 구조의 전도성 라인의 형성 공정에 있어서, 600℃이상의 온도가 되면 텅스텐과 실리콘이 반응하여 텅스텐 실리사이드가 형성되기 쉽다.
텅스텐 실리사이드는 텅스텐에 비해서 전기 저항이 10배 이상 높아 고집적 회로의 전도성 라인 물질로 사용하기 어렵고, 실리사이드(Silicide)가 형성될 때 실리콘막의 파괴가 발생하므로 텅스텐과 실리콘 사이의 반응억제층이 필요하다.
이하, 첨부된 도면을 참고하여 종래 기술의 전도성 라인 형성에 관하여 설명하면 다음과 같다.
도 1a내지 도 1d는 종래 기술의 전도성 라인 형성을 위한 공정 단면도이고, 도 2a내지 도 2e는 종래 기술의 전도성 라인 형성을 위한 다른 공정 단면도이다.
도 1a내지 도 1d는 텅스텐/반응방지막/실리콘 구조의 전도성 라인을 형성하는 공정을 나타낸 것이다.
먼저, 도 1a에서와 같이, 반도체 기판(11)상에 게이트 절연막(12)을 형성한다.
그리고 상기 게이트 절연막(12)상에 전도성 라인 형성용 물질층으로 반도체층(13)을 형성한다.
여기서, 반도체층(13)으로 폴리 실리콘을 사용한다.
이어, 도 1b에서와 같이, 상기 반도체층(13)상에 반응방지막(14)과 텅스텐막(15)을 차례로 형성한다.
이때, 상기 반응방지막(14)은 텅스텐막(15) 및 반도체층(13)과 반응하지 않는 물질을 사용하는데, 대표적인 것으로 천이금속과 고융점 금속 등의 질화물 또는 전기전도성이 있는 산화물로 형성한다.
그리고 도 1c에서와 같이, 포토리소그래피 공정으로 상기 텅스텐막(15), 반응방지막(14), 반도체층(13)을 선택적으로 식각하여 전도성 라인(16)을 형성한다.
이어, 도 1d에서와 같이, 상기 전도성 라인(16)을 마스크로 하여 전면에 불순물 이온을 주입하고 드라이브 인 확산시켜 상기 전도성 라인(16) 양측의 반도체 기판(11) 표면 내에 소오스/드레인 영역(17)을 형성한다.
이와 같은 텅스텐/반응방지막/실리콘 구조의 전도성 라인에서 반응 방지막(14)은 반도체층(13)과 텅스텐막(15)의 반응을 억제하는 기능을 한다.
이와 같은 전도성 라인 형성 공정은 저온에서 진행되기 때문에 하지층에 가해지는 열적 스트레스(Thermal stress)가 크지 않으며, 반도체 기판(11)의 불순물 분포가 거의 변화하지 않는 특징이 있다.
이와는 달리 고온에서 진행되는 전도성 라인 제조 공정을 설명하면 다음과 같다.
도 2a내지 도 2e는 디누데이션 텅스텐/실리콘(denudation W/Si)구조의 전도성 라인을 형성하는 공정을 나타낸 것이다.
먼저, 도 2a에서와 같이, 반도체 기판(11)상에 게이트 절연막(12)을 형성한다.
그리고 상기 게이트 절연막(12)상에 전도성 라인 형성용 물질층으로 반도체층(13)을 형성한다.
여기서, 반도체층(13)으로 폴리 실리콘을 사용한다.
이어, 도 2b에서와 같이, 상기 반도체층(13)상에 텅스텐 질화막(21)을 형성한다.
도 2c에서와 같이, 상기 텅스텐 질화막(21)이 형성된 전면을 1000℃에서 열처리한다.
이와 같은 열처리 공정으로 상기 텅스텐 질화막(21)과 반도체층(13)의 계면에 실리콘 질화물의 반응방지층(도면에 도시하지 않음)이 형성되고, 이와 동시에 상기 텅스텐 질화막(21)이 텅스텐막(21a)으로 변화된다.
그리고 도 2d에서와 같이, 포토리소그래피 공정으로 상기 텅스텐막(21a)과 반도체층(13)을 선택적으로 식각하여 전도성 라인(22)을 형성한다.
이어, 도 2e에서와 같이, 상기 전도성 라인(22)을 마스크로 하여 전면에 불순물 이온을 주입하고 및 드라이브 인 확산시켜 상기 전도성 라인(22) 양측의 반도체 기판(11) 표면 내에 소오스/드레인 영역(17)을 형성한다.
이와 같은 전도성 라인 형성 공정은 반도체층(13)상에 텅스텐 질화막(21)을 증착하고 고온에서 열처리하는데, 열처리중에 고온에서 불안정상인 텅스텐 질화막(21)이 텅스텐막(21a)으로 변화한다.
이와 동시에 텅스텐 질화막(21)에 포함되어 있던 질소와 반도체층(13)내의 실리콘이 결합하여 텅스텐막(21a)과 반도체층(13)의 계면에 실리콘 질화물이 형성된다.
이와 같이 형성된 실리콘 질화물은 1000℃ 이상의 고온에서도 실리콘과 텅스텐의 반응을 억제시킨다.
이와 같은 디누데이션 텅스텐/실리콘(denudation W/Si)구조의 전도성 라인은 증착 상태에서의 전기 저항은 높지만, 고온 열처리후의 저항은 텅스텐/반응방지막/실리콘 구조의 전도성 라인과 비슷한 값을 확보한다.
그러므로 반응 방지막의 추가 증착 공정을 생략하고도 텅스텐과 실리콘의 반응을 억제하고, 열적 안정성이 좋은 특징을 갖는다.
이와 같은 종래 기술의 반도체 소자의 전도성 라인 형성 방법은 다음과 같은 문제가 있다.
텅스텐과 실리콘간의 반응을 억제하기 위하여 반응 방지막을 형성하는 텅스텐/반응방지막/실리콘 구조의 전도성 라인 형성에서는 첫째, 추가의 반응 방지막 증착 공정이 필요하고, 반응 방지막의 저항이 텅스텐보다 크기 때문에 게이트의 전기저항이 증가되어 소자의 동작 특성을 저하시킨다.
둘째, 반응 방지막의 형상에 따라 상부에 형성되는 텅스텐막의 전기 전도성에 영향을 주어 전도성 라인의 전기적 특성이 열화된다.
셋째, 저온에서 전도성 라인 형성으로 후속되는 열처리 공정에서 열안정성을 확보하지 못한다.
그리고 실리콘 상에 텅스텐 질화막을 형성하는 디누데이션 텅스텐/실리콘(denudation W/Si)구조의 전도성 라인 형성에서는 첫째, 고온 열처리 공정으로 실리콘 질화물의 반응방지층을 형성하므로, 소자에 가해지는 열적 스트레스가 크다.
둘째, 고온의 열처리 공정시에 반도체 기판의 불순물 분포를 변화시키기 때문에 소자의 특성을 저하시킨다.
본 발명은 이와 같은 종래 기술의 전도성 라인 형성시의 문제점을 해결하기 위한 것으로, 열적 안정성을 높이고 낮은 전기 저항을 갖도록한 반도체 소자의 전도성 라인 형성 방법을 제공하는데 그 목적이 있다.
도 1a내지 도 1d는 종래 기술의 전도성 라인 형성을 위한 공정 단면도
도 2a내지 도 2e는 종래 기술의 전도성 라인 형성을 위한 다른 공정 단면도
도 3a내지 도 3f는 본 발명에 따른 전도성 라인 형성을 위한 공정 단면도
도 4는 열처리 온도에 따른 면저항의 변화를 나타낸 그래프
도 5는 본 발명에 따른 암모니아 열처리에 따른 저항 및 압축 응력의 변화를 나타낸 그래프
도 6은 제 1,2차 열처리에 따른 면저항의 변화를 나타낸 그래프
도면의 주요 부분에 대한 부호의 설명
31. 반도체 기판 32. 게이트 절연막
33. 반도체층 34. 텅스텐막
34a. 질화 텅스텐막 34b. 질소 함량 감소 텅스텐막
35. 전도성 라인 36a.36b. 소오스/드레인
이와 같은 본 발명에 따른 반도체 소자의 전도성 라인 형성 방법은 반도체 기판상에 절연층을 형성하는 단계; 상기 절연층상에 반도체층, 텅스텐막을 차례로 형성하는 단계; 상기 텅스텐막을 열처리 공정으로 질화시키는 단계; 상기 텅스텐막과 반도체층을 선택적으로 식각하는 단계를 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 따른 반도체 소자의 전도성 라인 형성 방법에 관하여 상세히 설명하면 다음과 같다.
도 3a내지 도 3f는 본 발명에 따른 전도성 라인 형성을 위한 공정 단면도이다.
본 발명에 따른 전도성 라인 형성 방법은 단순화된 공정 및 낮은 온도의 공정 진행으로 낮은 저항 특성을 갖는 전도성 라인을 제공할 수 있도록한 것으로 공정 순서는 다음과 같다.
먼저, 도 3a에서와 같이, 반도체 기판(31)상에 게이트 절연막(32)을 형성한다.
그리고 상기 게이트 절연막(32)상에 전도성 라인 형성용 물질층으로 반도체층(33)을 형성한다.
여기서, 반도체층(33)으로 실리콘 또는 게르마늄(Ge) 또는 실리콘 게르마늄 화합물(SixGe1-x)을 사용하는 것도 가능하고, 그 증착 두께는 600 ~ 800Å이다.
그리고 도 3b에서와 같이, 상기 반도체층(33)상에 텅스텐막(34)을 형성한다.
여기서, 반도체층(33)상에 텅스텐막(34)이 아닌 몰리브덴(Mo)층을 형성하는 것도 가능하고 그 두께는 600 ~ 800Å이다.
이어, 도 3c에서와 같이, 상기 텅스텐막(34)이 형성된 전면을 500 ~ 1000℃의 암모니아 분위기로 제 1 열처리하여 상기 텅스텐막(34)을 질화시켜 질화 텅스텐막(34a)을 형성한다.
그리고 도 3d에서와 같이, 상기 텅스텐 질화막(34a)이 형성된 전면을 600 ~ 1410℃ 의 질소 또는 아르곤 분위기에서 제 2 열처리 공정을 진행한다.
제 2 열처리 공정시에 텅스텐 질화막(34a)의 질소 함량이 감소되고 동시에 텅스텐의 결정립이 성장되어 질소 함량 감소 텅스텐막(34b)이 형성된다.
제 2 열처리 공정에서 질소 또는 아르곤 가스 이외에도 텅스텐과 반응하지 않는 다른 가스를 사용하는 것도 가능하다.
그리고 2.0Ω/sq이하의 낮은 저항이 요구되지 않는 소자의 제조 공정에서는 2 차 열처리 공정을 생략하고 1차 열처리 공정만을 진행하여도 요구되는 저항 특성을 만족시킬 수 있다.
이어, 도 3e에서와 같이, 포토리소그래피 공정으로 상기 질소 함량 감소 텅스텐막(34b),반도체층(33)을 선택적으로 식각하여 전도성 라인(35)을 형성한다.
그리고 도 3f에서와 같이, 상기 전도성 라인(35)을 마스크로 전면에 불순물 이온을 주입하고 드라이브 인 확산시켜 상기 전도성 라인(35) 양측의 반도체 기판(31)표면 내에 소오스/드레인 영역(36a)(36b)을 형성한다.
이와 같은 본 발명에 따른 반도체 소자의 전도성 라인 형성 방법에서 1,2차 열처리 공정을 전도성 라인(35)을 형성한후에 실시하는 것도 가능하다.
또한, 1,2차 열처리 공정을 소오스/드레인 영역(36a)(36b)을 형성하기 위한 불순물 이온 주입후에 실시하는 것도 가능하다.
이와 같은 방법으로 형성된 본 발명에 따른 반도체 소자의 전도성 라인은 다음과 같은 특성을 갖는다.
도 4는 열처리 온도에 따른 면저항의 변화를 나타낸 그래프이고, 도 5는 본 발명에 따른 암모니아 열처리에 따른 저항 및 압축 응력의 변화를 나타낸 그래프이다. 그리고 도 6은 제 1,2차 열처리에 따른 면저항의 변화를 나타낸 그래프이다.
본 발명의 전도성 라인 형성 공정은 반도체층(33)상에 순수 텅스텐막(34)을 증착하고 암모니아 분위기에서 1차 열처리하여 공정은 단순화시키고, 저항 특성은 충분히 확보 할 수 있도록한 것이다.
1차 열처리 공정으로 형성된 질화 텅스텐막(34a)은 디누데이션 텅스텐/실리콘 전도성 라인 구조에서 사용되는 텅스텐 질화물(증착 단계에서 질화된 텅스텐, 본 발명의 질화 텅스텐막(34a)은 증착 단계에서는 순수 텅스텐이고 후속되는 열처리 공정에서 질화된다.)의 면저항 크기보다 70% ~ 90% 정도 감소된 저항값을 갖는다.
도 4는 디누데이션 텅스텐/실리콘 전도성 라인 구조에서 폴리 실리콘을 700Å,텅스텐 질화막을 700Å의 두께로 형성한후의 열처리 온도에 따른 면저항 변화를 나타낸 것으로, 소자의 면저항 특성을 만족시키기 위해서는 950℃ 이상의 고온 열처리가 요구된다.
이는 면저항 특성을 만족시킬 수는 있으나 기판에 가해지는 열적 스트레스를 막지 못하는 것을 의미한다.
이에 비하여 본 발명의 전도성 라인 형성 방법은 도 5에서와 같이, 650 ~ 750℃의 저온에서도 충분히 저저항 특성을 확보할 수 있다.
도 5는 텅스텐막을 650Å의 두께로 형성하고 1차 열처리를 60sec동안 실시한 경우의 면저항 및 압축응력 변화를 나타낸 것으로, (Ⅰ)는 면저항 변화를, (Ⅱ)는 압축 응력을 나타낸 것이다.
저항이 증가되고 압축응력이 심화되는 것은 상기 텅스텐막(34)이 질화되고 있음을 나타내는 것이다.
이와 같은 질화 단계를 거쳐 형성된 질화 텅스텐막(34a)은 하부의 실리콘과의 반응성을 충분히 낮출 수 있다.
도 6은 NH3분위기에서 각각 650℃(-□-),750℃(-○-),850℃(-△-)의 온도로 1차 열처리 한후 N2분위기에서 2차 열처리하는 경우 열처리 온도에 따라 변화되는 면저항 특성을 나타낸 것이다.
750℃의 온도에서 열처리한 시료의 경우 1차 열처리후에는 면저항이 3.5Ω/sq이며, 2차 열처리 공정에서 온도가 상승할수록 저항이 선형적으로 감소하여 1000℃에서는 2.3Ω/sq에 이르는 것을 나타낸다.
이는 1차 열처리후의 질화 텅스텐막(34a)이 후속되는 고온 열공정중에 실리콘과 반응하지 않는다는 것을 의미한다.
이와 같은 2차 열처리 공정으로 질화 텅스텐막(34a)내의 질소가 밖으로 확산되어 질소 함량이 감소되고 동시에 결정립계가 성장되어 형성된 질소 함량 감소 텅스텐막(34b)은 1차 열처리전의 W/Si층의 전기 저항보다 더 낮은 전기 저항을 얻을 수 있다.
이와 같은 본 발명에 따른 반도체 소자의 전도성 라인 형성 방법은 다음과 같은 효과가 있다.
첫째, 반도체층과 텅스텐층의 반응을 억제하기 위한 반응 방지막을 형성하지 않아 공정을 단순화하고 제조 비용을 절감하는 효과가 있다.
둘째, 낮은 저항 특성을 갖는 전도성 라인을 확보할 수 있으므로 소자의 동작 특성을 향상시킬 수 있다.
셋째, 저저항 특성을 확보하기 위한 열처리 공정을 저온에서 진행하므로 하부층(기판을 포함하는)에 가해지는 열적 스트레스를 감소시킬 수 있어 소자의 신뢰도를 높이는 효과가 있다.
이는 하부의 반도체 기판의 내부의 불순물 분포 변화를 막는 효과가 있다.
Claims (6)
- 반도체 기판상에 절연층을 형성하는 단계;상기 절연층상에 반도체층, 텅스텐막을 차례로 형성하는 단계;상기 텅스텐막을 열처리 공정으로 질화시키는 단계;상기 텅스텐막과 반도체층을 선택적으로 식각하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 전도성 라인 형성 방법.
- 제 1 항에 있어서, 텅스텐막을 질화시키기 위한 열처리 공정을 암모니아 가스 분위기에서 500 ~ 1000℃의 온도로 진행하는 것을 특징으로 하는 반도체 소자의 전도성 라인 형성 방법.
- 반도체 기판상에 절연층을 형성하는 단계;상기 절연층상에 반도체층, 텅스텐막을 차례로 형성하는 단계;상기 텅스텐막을 1차 열처리 공정으로 질화시키는 단계;2차 열처리 공정으로 질화된 텅스텐막내의 질소를 밖으로 확산시키고 계면에 결정립을 성장시키는 단계;상기 텅스텐막과 반도체층을 선택적으로 식각하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 전도성 라인 형성 방법.
- 반도체 기판상에 게이트 절연막,반도체층을 차례로 형성하는 단계;상기 반도체층상에 텅스텐막을 형성하는 단계;암모니아 가스 분위기에서의 제 1 열처리 공정으로 상기 텅스텐막을 질화시켜 질화 텅스텐막을 형성하는 단계;제 2 열처리 공정으로 텅스텐 질화막내의 질소를 막 밖으로 확산시키고 계면에 결정립을 성장시키켜 질소 함량 감소 텅스텐막을 형성하는 단계;포토리소그래피 공정으로 상기 질소 함량 감소 텅스텐막,반도체층을 선택적으로 식각하여 전도성 라인을 형성하는 단계;상기 전도성 라인을 마스크로 전면에 불순물 이온을 주입하고 드라이브 인 확산시켜 상기 전도성 라인 양측의 반도체 기판표면 내에 소오스/드레인 영역을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 전도성 라인 형성 방법.
- 제 4 항에 있어서, 1,2차 열처리 공정을 텅스텐막과 반도체층을 선택적으로 식각한후에 진행하는 것을 특징으로 하는 반도체 소자의 전도성 라인 형성 방법.
- 제 4 항에 있어서, 2차 열처리 공정을 질소 또는 아르곤 가스 분위기에서 600 ~ 1410℃의 온도로 진행하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성 방법.
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