KR100282436B1 - 반도체 소자의 제조방법 - Google Patents

Abstract

본 발명은 공정의 간소화 및 전기저항이 낮은 텅스텐막을 제조하는데 적당한 반도체 소자의 제조방법에 관한 것으로서, 기판상에 절연막을 증착하는 단계와, 상기 절연막상에 실리콘층을 증착하는 단계와, 상기 실리콘층상에 비정질의 텅스텐 질화막을 증착하는 단계와, 그리고 상기 텅스텐 질화막에 열처리공정을 실시하여 정질화된 순수한 텅스텐막과 텅스텐 질화막으로 변태시키는 단계를 포함하여 형성함을 특징으로 한다.

Description

반도체 소자의 제조방법{METHOD FOR MANUFACTURING OF SEMICONDUCTOR DEVICE}

본 발명은 반도체 소자에 관한 것으로, 특히 공정의 간소화 및 전기저항이 낮은 텅스텐막을 제조하는데 적당한 반도체 소자의 제조방법에 관한 것이다.

일반적으로 반도체 소자가 고집적화 될수록 배선의 선폭이 감소하게 된다. 이에 따라서 배선의 저항이 증가하게 되어 소자의 동작 속도가 늦어지는 등의 문제가 발생한다.

또한, 상기 배선의 면 저항이 증가되는 문제를 해결하기 위하여 배선의 선폭을 감소시키면서 대신에 두께를 늘리는 방법도 있으나 이 경우는 배선의 스탭 커버리지가 커져서 공정 조건이 까다롭고 수율이 저하되는 문제점을 야기시킨다.

이와 같은 문제를 해결하기 위하여 종래에는 폴리 실리콘층상에 텅스텐 실리사이드(WSi_X)나 티타늄 실리사이드(TiSi₂) 또는 코발트 실리사이드(CoSi₂) 등의 고융점 금속 실리사이드(Refractory Metal Silicide)를 형성하여 비저항이 증가되는 것을 방지하였다.

그러나 이와 같은 방법으로는 비저항 및 스텝 커버리지의 특성을 다소 향상시키지만, 좀더 개선된 폴리사이드의 형성방법이 요구되고 있다.

이하, 첨부된 도면을 참고하여 종래의 반도체 소자의 제조방법을 설명하면 다음과 같다.

도 1a 내지 도 1c는 종래의 반도체 소자의 제조방법을 나타낸 공정단면도이다.

도 1a에 도시한 바와같이 반도체 기판(11)상에 제 1 산화막(12)을 증착하고, 상기 제 1 산화막(12)상에 폴리 실리콘층(13)을 증착한다.

이어, 상기 폴리 실리콘층(13)상에 텅스텐막(14)을 증착한다. 이때 상기 텅스텐막(14)은 상기 폴리 실리콘층(13)의 저항이 높기 때문에 금속중에서 저항이 낮고 고온에서 안정한 텅스텐막(14)을 폴리 실리콘층(13)상에 증착한다.

도 1b에 도시한 바와같이 상기 텅스텐막(14)이 형성된 반도체 기판(11)에 600℃ 이상의 온도로 열처리 공정을 실시하여 상기 텅스텐막(14)과 폴리 실리콘층(13)의 계면에 텅스텐 질화막(15)을 형성한다.

여기서 상기 텅스텐막(14)과 폴리 실리콘층(13)의 계면에 형성된 텅스텐 질화막(15)은 이후 게이트 전극의 저항을 증가시킨다.

도 1c에 도시한 바와같이 상기 텅스텐막(14)과 텅스텐 질화막(15)과 폴리 실리콘층(13)과 제 1 산화막(12)을 사진 식각으로 이방성 식각한다. 이에 따라 게이트 캡 텅스텐 질화막(15a)과 게이트 전극(14a,13a)과 게이트 산화막(12a)이 형성된다.

이어, 상기 게이트 전극(14a,13a) 양측의 반도체 기판(11) 표면내에 저농도 불순물 이온을 주입하여 LDD 영역(16)을 형성하고, 상기 반도체 기판(11)의 전면에 제 2 산화막을 증착하여 이방성식각으로 상기 게이트 캡 텅스텐 질화막(15a)과 게이트 전극(14a,13a)과 게이트 산화막(12a)의 양측면에 제 2 산화막 측벽(17)을 형성한다.

그리고 상기 게이트 전극(14a,13a)을 제외한 제 2 산화막 측벽(17)의 양측 반도체 기판(11)에 고농도 불순물 이온을 주입하여 소오스/드레인 불순물 영역(18)을 형성한다.

따라서 상기 게이트 전극(14a,13a)의 사이에 게이트 캡 텅스텐 질화막(15a)을 형성함으로써 계면 생성물이 생기지 않도록 확산장벽 역할을 하도록 부여하였다.

그러나 상기와 같은 종래의 반도체 소자의 제조방법에 있어서 다음과 같은 문제점이 있었다.

첫째, 게이트 전극이 다층화 되면서 공정이 복잡하고 소자의 수율이 저하된다.

둘째, 게이트 전극의 전기저항은 텅스텐의 결정립 크기가 증가할수록 감소하는데 텡스텐막의 하부층인 텅스텐 실리사이드층의 결정조직에 따라서 텅스텐막의 결정립 크기가 변화한다.

셋째, 텡스텐막은 1000℃ 이하의 온도에서 결정립이 성장하지 않기 때문에 조대한 결정립의 텅스텐막 제조가 어렵다.

본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로 공정을 단순화하고 전기저항이 낮은 조대한 결정립을 갖는 텡스텐막을 제조하는 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.

도 1a 내지 도 1c는 종래의 반도체 소자의 제조방법을 나타낸 공정단면도

도 2a 내지 도 2d는 본 발명에 의한 반도체 소자의 제조방법을 나타낸 공정단면도

도면의 주요 부분에 대한 부호의 설명

21 : 반도체 기판 22 : 제 1 산화막

22a : 게이트 산화막 23 : 폴리 실리콘층

24,24a : 텅스텐 질화막 24b : 정질화된 순수한 텅스텐막

23a,24d : 게이트 전극 24c : 게이트 캡 텅스텐 질화막

25 : LDD 영역 26 : 제 2 산화막 측벽

27 : 소오스/드레인 불순물 영역

상기와 같은 목적을 달성하기 위한 본 발명에 의한 반도체 소자의 제조방법은 기판상에 절연막을 증착하는 단계와, 상기 절연막상에 실리콘층을 증착하는 단계와, 상기 실리콘층상에 비정질의 텅스텐 질화막을 증착하는 단계와, 그리고 상기 텅스텐 질화막에 열처리공정을 실시하여 정질화된 순수한 텅스텐막과 텅스텐 질화막으로 변태시키는 단계를 포함하여 형성함을 특징으로 한다.

이하, 첨부된 도면을 참고하여 본 발명에 의한 반도체 소자의 제조방법을 상세히 설명하면 다음과 같다.

도 2a 내지 도 2d는 본 발명에 의한 반도체 소자의 제조방법을 나타낸 공정단면도이다.

도 2a에 도시한 바와같이 반도체 기판(21)상에 실리콘 산화(SiO₂)막(22)을 약 65Å두께를 갖도록 CVD(Chemical Vapor Deposition)법에 의해 증착하고, 상기 실리콘 산화막(22)상에 폴리 실리콘층(23)을 약 1000Å 두께를 갖도록 CVD법으로 증착한다.

이어, 상기 폴리 실리콘층(23)상에 텅스텐 질화막(24)을 약 1000Å 두께를 갖도록 증착한다. 이때 상기 텅스텐 질화막(24)에서 질소의 양은 텅스텐에 비해 10%~ 70% 이하로 유지시켜서 텅스텐 질화막(24)이 비정질로 나타나도록 조절하여 형성한다.

도 2b에 도시한 바와같이 상기 텅스텐 질화막(24)이 형성된 반도체 기판(21)을 400℃~600℃의 온도 범위로 1차 열처리를 실시하고, 900℃~1410℃의 온도범위로 2차 열처리를 실시한다.

이때 상기 열처리공정은 수소(H₂), 질소(N₂) 또는 아르곤(Ar) 등을 포함하는 가스분위기 혹은 단독으로 열처리를 할 수 있으며, 상기 텅스텐 질화막(24)이 산화되지 않을 정도의 진공 분위기에서 실시한다.

또한, 상기 1차 열처리를 400~600℃의 온도범위에서 실시하는 이유는 비정질이 유지되는 범위에서 질소를 외부로 확산시키는데 그 목적이 있다.

이어서, 2차 열처리는 정질화 온도 이상으로 텅스텐 질화막(24)이 준안정상인 텅스텐 질화막(W₂N)(24a) + 정질화된 순순한 텅스텐막(α-W)(24b)으로 변태하면서 혹은 텅스텐 질화막(24)이 정질화된 순수한 텅스텐막(24b)으로 변태 하면서 과잉의 질소를 용이하게 외부로 확산시키는데 그 목적이 있다.

즉, 상기 텅스텐 질화막(24)이 1,2차 열처리에 의해 텅스텐과 질소로 분리되면서 정질화된 순수한 텅스텐막(24b)은 표면으로부터 시간에 따라 깊게 형성된다.

상기와 같이 열처리 시간에 따라서 텅스텐 질화막(24)은 분해되어 표면으로부터 정질화된 순수한 텅스텐막(24b)을 형성하는데, 결국 상기 텅스텐 질화막(24)의 표면층은 저항이 낮은 정질화된 순수한 텅스텐막(24b)과, 아직 분해가 되지 않은 텅스텐 질화막(24a)은 폴리 실리콘층(23)과 결정화된 텅스텐막(24a) 사이에서 확산 장벽 역할을 한다.

또한, 텅스텐 질화막(24)이 모두 정질화된 순수한 텅스텐막(24b)으로 변태해도 과잉의 질소 원자들이 폴리 실리콘층(23)과 정질화된 순수한 텅스텐막(24b)의 사이의 계면에 편석됨으로써 확산 장벽 역할을 수행한다.

도 2c에 도시한 바와같이 상기 정질화된 순수한 텅스텐막(24b)과 텅스텐 질화막(24a)과 폴리 실리콘층(23)과 제 1 산화막(22)을 사진 식각으로 이방성 식각한다. 이에 따라 게이트 캡 텅스텐 질화막(24c)과 게이트 전극(24d,23a)과 게이트 산화막(22a)이 형성된다.

도 2d에 도시한 바와같이 상기 게이트 전극(24d,23a) 양측의 반도체 기판(21) 표면내에 저농도 불순물 이온을 주입하여 LDD 영역(25)을 형성하고, 상기 반도체 기판(25)의 전면에 제 2 산화막을 증착하여 이방성식각으로 상기 게이트 캡 텅스텐 질화막(24c)과 게이트 전극(24d,23a)과 게이트 산화막(22a)의 양측면에 제 2 산화막 측벽(26)을 형성한다.

이어, 상기 게이트 전극(24d,23a)을 제외한 제 2 산화막 측벽(26)의 양측 반도체 기판(21)에 고농도 불순물 이온을 주입하여 소오스/드레인 불순물 영역(27)을 형성한다.

이상에서 설명한 바와같이 본 발명에 의한 반도체 소자의 제조방법에 있어서 다음과 같은 효과가 있다.

첫째, 텅스텐막을 증착하지 않고 텅스텐 질화막을 열처리함으로써 확산장벽층과 정질화된 순수한 텅스텐막을 동시에 형성할 수 있다.

둘째, 비정질의 텅스텐 질화막을 열처리에 의해 정질화된 순수한 텅스텐막을 형성함으로써 텅스텐막의 결정립을 조대화시킬 수 있어 전기저항이 낮은 게이트 전극을 형성할 수 있다.

Claims (7)

1. 기판상에 절연막을 증착하는 단계;

   상기 절연막상에 실리콘층을 증착하는 단계;

   상기 실리콘층상에 비정질의 텅스텐 질화막을 증착하는 단계; 그리고

   상기 텅스텐 질화막이 증착된 반도체 기판에 400∼600℃의 온도범위에서 1차열처리 및 900∼1410℃의 온도에서 2차 열처리를 실시하여 상기 텅스텐 질화막을 정질하된 순수한 텅스텐막과 텅스텐 질화막으로 변태시키는 단계를 포함하여 형성함을 특징으로 하는 반도체 소자의 제조방법.
2. 제 1 항에 있어서, 상기 텅스텐 질화막에서 질소의 양은 텅스텐에 비해 10%∼70%이하로 유지시켜서 텅스텐 질화막이 비정질로 나타나도록 조절하여 증착함을 특징으로 하는 반도체 소자의 제조방법.
3. 제 1 항에 있어서, 상기 실리콘층은 약 1000Å 두께를 갖도록 CVD법으로 증착함을 특징으로 하는 반도체 소자의 제조방법.
4. 제 1 항에 있어서, 상기 텅스텐 질화막은 약 1000Å 두께를 갖도록 증착함을 특징으로 하는 반도체 소자의 제조방법.
5. 제 1 항에 있어서, 상기 1차 열처리 공정은 400∼600℃의 온도범위에서 텅스텐 질화막의 비정질이 유지되도록 질소를 외부로 확산시키는 것을 특징으로 하는 반도체 소자의 제조방법.
6. 제 1 항에 있어서, 상기 2차 열처리 공정은 900∼1410℃의 온도범위에서 텅스텐 질화막이 준안정상인 텅스텐 질화막과 정질화된 순수한 텅스텐막으로 변태 또는 텅스텐 질화막이 정질화된 순수한 텅스텐막으로 변태하면서 과잉의 질소를 용이하게 외부로 확산시키는 것을 특징으로 하는 반도체 소자의 제조방법.
7. 제 1 항에 있어서, 상기 열처리 공정은 수소(H), 질소(N) 또는 아르곤(Ar) 등을 포함하는 가스 분위기 혹은 단독으로 열처리하고, 상기 텅스텐 질화막이 산화되지 않을 정도의 진공 분위기에서 실시함을 특징으로 하는 반도체 소자의 제조방법.

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