JP3168421B2 - 半導体デバイスの製造方法 - Google Patents
半導体デバイスの製造方法Info
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- 239000004065 semiconductor Substances 0.000 title claims description 34
- 238000000034 method Methods 0.000 title claims description 30
- 238000004519 manufacturing process Methods 0.000 title claims description 20
- 229910052721 tungsten Inorganic materials 0.000 claims description 88
- 239000010937 tungsten Substances 0.000 claims description 88
- -1 tungsten nitride Chemical class 0.000 claims description 47
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims description 31
- 229910052751 metal Inorganic materials 0.000 claims description 27
- 239000002184 metal Substances 0.000 claims description 27
- 150000004767 nitrides Chemical class 0.000 claims description 23
- 238000010438 heat treatment Methods 0.000 claims description 21
- 239000012535 impurity Substances 0.000 claims description 16
- 229910052757 nitrogen Inorganic materials 0.000 claims description 15
- 239000000758 substrate Substances 0.000 claims description 14
- 150000002500 ions Chemical class 0.000 claims description 10
- GPBUGPUPKAGMDK-UHFFFAOYSA-N azanylidynemolybdenum Chemical compound [Mo]#N GPBUGPUPKAGMDK-UHFFFAOYSA-N 0.000 claims description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 3
- 229910052710 silicon Inorganic materials 0.000 claims description 3
- 239000010703 silicon Substances 0.000 claims description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 claims description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 claims description 2
- 229910052785 arsenic Inorganic materials 0.000 claims description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 claims description 2
- 229910052796 boron Inorganic materials 0.000 claims description 2
- 229910052698 phosphorus Inorganic materials 0.000 claims description 2
- 239000011574 phosphorus Substances 0.000 claims description 2
- 239000010408 film Substances 0.000 description 126
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 38
- 239000010410 layer Substances 0.000 description 21
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 18
- 229920005591 polysilicon Polymers 0.000 description 18
- 239000013078 crystal Substances 0.000 description 14
- 229920002120 photoresistant polymer Polymers 0.000 description 8
- 238000000151 deposition Methods 0.000 description 7
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 6
- 229910052814 silicon oxide Inorganic materials 0.000 description 6
- 239000010409 thin film Substances 0.000 description 6
- 239000005300 metallic glass Substances 0.000 description 5
- 238000009792 diffusion process Methods 0.000 description 4
- 125000004433 nitrogen atom Chemical group N* 0.000 description 4
- 229910021332 silicide Inorganic materials 0.000 description 4
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 4
- 229910004298 SiO 2 Inorganic materials 0.000 description 3
- 125000004429 atom Chemical group 0.000 description 3
- 230000004888 barrier function Effects 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 3
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 3
- 229910021342 tungsten silicide Inorganic materials 0.000 description 3
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 239000007789 gas Substances 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 239000002245 particle Substances 0.000 description 2
- 229910019044 CoSix Inorganic materials 0.000 description 1
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 1
- 229910008486 TiSix Inorganic materials 0.000 description 1
- 229910052786 argon Inorganic materials 0.000 description 1
- IVHJCRXBQPGLOV-UHFFFAOYSA-N azanylidynetungsten Chemical compound [W]#N IVHJCRXBQPGLOV-UHFFFAOYSA-N 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 239000010941 cobalt Substances 0.000 description 1
- 229910017052 cobalt Inorganic materials 0.000 description 1
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- 125000004435 hydrogen atom Chemical class [H]* 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 239000011733 molybdenum Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000005546 reactive sputtering Methods 0.000 description 1
- 238000005204 segregation Methods 0.000 description 1
- 229910021341 titanium silicide Inorganic materials 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H01L21/28035—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities
- H01L21/28044—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H01L21/28035—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities
- H01L21/28044—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer
- H01L21/28061—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer the conductor comprising a metal or metal silicide formed by deposition, e.g. sputter deposition, i.e. without a silicidation reaction
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
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- H01L29/4925—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement
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Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体デバイスに関
し、特に結晶粒の大きさを大きくして電気抵抗を低くし
た薄膜を形成することができる半導体デバイスの製造方
法に関する。
し、特に結晶粒の大きさを大きくして電気抵抗を低くし
た薄膜を形成することができる半導体デバイスの製造方
法に関する。
【０００２】
【従来の技術】一般に、半導体デバイスが高集積化する
のにともない配線の線幅が減少する。これにより、配線
の抵抗が増加し、デバイスの動作速度が遅くなる等の問
題が生じる。また、配線の面抵抗が増加する問題を解決
するための、配線の線幅を減少させて厚さを増加させる
方法があるが、この場合は、配線の縦横比が大きくな
り、層間絶縁膜の堆積時に狭い間隔の溝を埋めるのが難
しく、すなわちステップカバレージが悪くなり、ボイド
が形成され易いため、工程条件が複雑になり且つ収率が
低下するという問題があった。
のにともない配線の線幅が減少する。これにより、配線
の抵抗が増加し、デバイスの動作速度が遅くなる等の問
題が生じる。また、配線の面抵抗が増加する問題を解決
するための、配線の線幅を減少させて厚さを増加させる
方法があるが、この場合は、配線の縦横比が大きくな
り、層間絶縁膜の堆積時に狭い間隔の溝を埋めるのが難
しく、すなわちステップカバレージが悪くなり、ボイド
が形成され易いため、工程条件が複雑になり且つ収率が
低下するという問題があった。
【０００３】このような問題を解決するために、従来
は、ポリシリコン層上にタングステンシリサイドＷＳｉ
ｘまたはチタンシリサイドＴｉＳｉｘまたはコバルトシ
リサイドＣｏＳｉｘ等の高融点金属シリサイドを形成し
て抵抗の増加を防止していた。しかしながら、上記のよ
うな方法では抵抗が多少減少し、配線の厚さを厚くする
必要がないのでステップカバレージの特性を多少向上さ
せることができるが、より高集積化の傾向は、より改善
されたポリサイドの形成方法が要求されている。
は、ポリシリコン層上にタングステンシリサイドＷＳｉ
ｘまたはチタンシリサイドＴｉＳｉｘまたはコバルトシ
リサイドＣｏＳｉｘ等の高融点金属シリサイドを形成し
て抵抗の増加を防止していた。しかしながら、上記のよ
うな方法では抵抗が多少減少し、配線の厚さを厚くする
必要がないのでステップカバレージの特性を多少向上さ
せることができるが、より高集積化の傾向は、より改善
されたポリサイドの形成方法が要求されている。
【０００４】以下、添付図面に基づき従来の半導体デバ
イスの製造方法について説明する。図１は従来の半導体
デバイスの製造方法を示す工程断面図である。図１ａに
示すように、半導体基板１１上にゲート絶縁膜として用
いられるシリコン酸化膜（ＳｉＯ2 ）１２を形成する。
その上に、ゲート電極として用いられるポリシリコン層
１３、タングステン窒化膜１４、及び純粋のタングステ
ン膜１５を順次堆積させる。タングステン窒化膜１４は
ポリシリコン層１３やタングステン層１５に比べて非常
に薄く形成する。タングステン膜１５は反応性スパッタ
で形成する。タングステン窒化膜１４は、タングステン
膜１５とポリシリコン層１３とが反応してタングステン
膜１５とポリシリコン層１３との界面にタングステンシ
リサイドが形成されることを防止するためのものであ
る。もし、タングステン膜１５とポリシリコン層１３と
の界面にタングステンシリサイドが形成されると、抵抗
が増加するためである。上記のように基板上に各膜を形
成させた後、タングステン膜１５上にフォトレジスト１
６を塗布して、露光及び現像工程でフォトレジスト１６
をパターニングしてゲート領域を定める。
イスの製造方法について説明する。図１は従来の半導体
デバイスの製造方法を示す工程断面図である。図１ａに
示すように、半導体基板１１上にゲート絶縁膜として用
いられるシリコン酸化膜（ＳｉＯ2 ）１２を形成する。
その上に、ゲート電極として用いられるポリシリコン層
１３、タングステン窒化膜１４、及び純粋のタングステ
ン膜１５を順次堆積させる。タングステン窒化膜１４は
ポリシリコン層１３やタングステン層１５に比べて非常
に薄く形成する。タングステン膜１５は反応性スパッタ
で形成する。タングステン窒化膜１４は、タングステン
膜１５とポリシリコン層１３とが反応してタングステン
膜１５とポリシリコン層１３との界面にタングステンシ
リサイドが形成されることを防止するためのものであ
る。もし、タングステン膜１５とポリシリコン層１３と
の界面にタングステンシリサイドが形成されると、抵抗
が増加するためである。上記のように基板上に各膜を形
成させた後、タングステン膜１５上にフォトレジスト１
６を塗布して、露光及び現像工程でフォトレジスト１６
をパターニングしてゲート領域を定める。
【０００５】図１ｂに示すように、パターニングされた
フォトレジスト１６をマスクとして用いて、タングステ
ン膜１５、タングステン窒化膜１４、ポリシリコン層１
３、及びシリコン酸化膜１２を選択的に除去して、ゲー
ト電極１８及びゲート絶縁膜１２ａを形成する。図１ｃ
に示すように、フォトレジスト１６を除去し、ゲート電
極１８をマスクとして用いて半導体基板１１に低濃度不
純物イオンの注入を施した後、ゲート電極１８両側の側
壁に絶縁膜側壁１９を形成する。そして、ゲート電極１
８と絶縁膜側壁１９をマスクとして用いて半導体基板１
１に高濃度不純物イオンを注入することによって、ゲー
ト電極１８両側の半導体基板１１の表面内にソース／ド
レイン不純物領域１７を形成する。
フォトレジスト１６をマスクとして用いて、タングステ
ン膜１５、タングステン窒化膜１４、ポリシリコン層１
３、及びシリコン酸化膜１２を選択的に除去して、ゲー
ト電極１８及びゲート絶縁膜１２ａを形成する。図１ｃ
に示すように、フォトレジスト１６を除去し、ゲート電
極１８をマスクとして用いて半導体基板１１に低濃度不
純物イオンの注入を施した後、ゲート電極１８両側の側
壁に絶縁膜側壁１９を形成する。そして、ゲート電極１
８と絶縁膜側壁１９をマスクとして用いて半導体基板１
１に高濃度不純物イオンを注入することによって、ゲー
ト電極１８両側の半導体基板１１の表面内にソース／ド
レイン不純物領域１７を形成する。
【０００６】しかし、従来の半導体デバイスの製造方法
においては以下のような問題点があった。 （１）ポリシリコン層の上にタングステン膜の形成工程
が追加されるため、それ自体の形成工程の上にタングス
テン窒化膜まで形成させなければならないため製造工程
が複雑となり、生産性が低下する。 （２）タングステン窒化膜を数十Åに薄く形成しなけれ
ばならないが、薄膜を均一に形成することが難しい。 （３）タングステン膜の抵抗を減少させるためには、そ
の結晶粒を成長させなて結晶粒を大きくしなければなら
ないが、その成長のためにはタングステン原子の拡散が
伴わなければならない。しかしながら、従来技術ではタ
ングステン薄膜の形成時の温度が３００℃以下と低いた
め、タングステン薄膜の結晶粒を大きくするのは困難で
あった。
においては以下のような問題点があった。 （１）ポリシリコン層の上にタングステン膜の形成工程
が追加されるため、それ自体の形成工程の上にタングス
テン窒化膜まで形成させなければならないため製造工程
が複雑となり、生産性が低下する。 （２）タングステン窒化膜を数十Åに薄く形成しなけれ
ばならないが、薄膜を均一に形成することが難しい。 （３）タングステン膜の抵抗を減少させるためには、そ
の結晶粒を成長させなて結晶粒を大きくしなければなら
ないが、その成長のためにはタングステン原子の拡散が
伴わなければならない。しかしながら、従来技術ではタ
ングステン薄膜の形成時の温度が３００℃以下と低いた
め、タングステン薄膜の結晶粒を大きくするのは困難で
あった。
【０００７】
【発明が解決しようとする課題】本発明は上記の問題点
を解決するためになされたものであり、その目的は、結
晶粒の大きさを大きくして電気抵抗の低い薄膜を形成す
るようにした半導体デバイスの製造方法を提供すること
にある。
を解決するためになされたものであり、その目的は、結
晶粒の大きさを大きくして電気抵抗の低い薄膜を形成す
るようにした半導体デバイスの製造方法を提供すること
にある。
【０００８】
【課題を解決するための手段】上記目的を達成するため
の本発明の半導体デバイスの製造方法は、基板上に絶縁
膜を堆積させ、その上にシリコン層を堆積させ、その上
にさらに非晶質金属窒化膜を堆積させた後、非晶質金属
窒化膜を熱処理して結晶化させ、非晶質金属窒化膜を純
粋の金属膜に変形させることを特徴とする。
の本発明の半導体デバイスの製造方法は、基板上に絶縁
膜を堆積させ、その上にシリコン層を堆積させ、その上
にさらに非晶質金属窒化膜を堆積させた後、非晶質金属
窒化膜を熱処理して結晶化させ、非晶質金属窒化膜を純
粋の金属膜に変形させることを特徴とする。
【０００９】
【発明の実施の形態】以下、添付図面に基づき本発明実
施形態の半導体デバイスの製造方法を詳細に説明する。
図２は本発明の第１実施形態の半導体デバイスの製造方
法を示す工程断面図である。本発明の第１実施形態の半
導体デバイスの製造方法は次の通りである。図２ａに示
すように、半導体基板２１上に、ゲート絶縁膜として用
いられるシリコン酸化膜（ＳｉＯ2 ）２２を約６５Åの
厚さとなるようにＣＶＤ法又は熱酸化法により堆積させ
る。その上に、ポリシリコン層２３を約８００〜１２０
０Å（好ましくは１０００Å）の厚さを有するようにＣ
ＶＤ法で堆積させる。次いで、ポリシリコン層２３上に
非晶質金属窒化膜２４（例えば、タングステン窒化膜又
はモリブデン窒化膜、以下金属窒化膜の例としてタング
ステン窒化膜の場合について説明するが、モリブンデン
窒化膜でも同様である）を約６００〜１５００Å（好ま
しくは１０００Å）の厚さとなるように堆積する。その
際、金属窒化膜としてのタングステン窒化膜は、窒素の
量をタングステンに比べて１０％〜７０％以下に維持
し、非晶質構造を有するように形成する。ここで、窒素
の量が少なくなるほど純粋のタングステン膜に形成し易
くなるが、窒素の含有量が少ない場合にはポリシリコン
とタングステン窒化膜との間にシリサイドが形成される
可能性が大きい。
施形態の半導体デバイスの製造方法を詳細に説明する。
図２は本発明の第１実施形態の半導体デバイスの製造方
法を示す工程断面図である。本発明の第１実施形態の半
導体デバイスの製造方法は次の通りである。図２ａに示
すように、半導体基板２１上に、ゲート絶縁膜として用
いられるシリコン酸化膜（ＳｉＯ2 ）２２を約６５Åの
厚さとなるようにＣＶＤ法又は熱酸化法により堆積させ
る。その上に、ポリシリコン層２３を約８００〜１２０
０Å（好ましくは１０００Å）の厚さを有するようにＣ
ＶＤ法で堆積させる。次いで、ポリシリコン層２３上に
非晶質金属窒化膜２４（例えば、タングステン窒化膜又
はモリブデン窒化膜、以下金属窒化膜の例としてタング
ステン窒化膜の場合について説明するが、モリブンデン
窒化膜でも同様である）を約６００〜１５００Å（好ま
しくは１０００Å）の厚さとなるように堆積する。その
際、金属窒化膜としてのタングステン窒化膜は、窒素の
量をタングステンに比べて１０％〜７０％以下に維持
し、非晶質構造を有するように形成する。ここで、窒素
の量が少なくなるほど純粋のタングステン膜に形成し易
くなるが、窒素の含有量が少ない場合にはポリシリコン
とタングステン窒化膜との間にシリサイドが形成される
可能性が大きい。
【００１０】図２ｂに示すように、タングステン非晶質
金属窒化膜２４が形成された半導体基板２１を、９００
〜１４１０℃の温度範囲で熱処理する。その際、４００
〜６００℃の温度範囲で１次熱処理を施し、その後に９
００〜１４１０℃の温度範囲で２次熱処理を施してもよ
い。この熱処理工程は水素（Ｈ2）、窒素（Ｎ2）、又は
アルゴン（Ａｒ）等を含むガス雰囲気中で或いはそれら
のガスのない状態で熱処理することができ、その際、非
晶質金属窒化膜２４が酸化されない程度の真空雰囲気で
施す。すなわち、熱処理工程時に、チャンバ内の酸素が
微量であっても純粋のタングステン又は非晶質タングス
テン窒化膜がその酸素と容易に反応して酸化するため、
十分な真空状態を維持しなければならない。
金属窒化膜２４が形成された半導体基板２１を、９００
〜１４１０℃の温度範囲で熱処理する。その際、４００
〜６００℃の温度範囲で１次熱処理を施し、その後に９
００〜１４１０℃の温度範囲で２次熱処理を施してもよ
い。この熱処理工程は水素（Ｈ2）、窒素（Ｎ2）、又は
アルゴン（Ａｒ）等を含むガス雰囲気中で或いはそれら
のガスのない状態で熱処理することができ、その際、非
晶質金属窒化膜２４が酸化されない程度の真空雰囲気で
施す。すなわち、熱処理工程時に、チャンバ内の酸素が
微量であっても純粋のタングステン又は非晶質タングス
テン窒化膜がその酸素と容易に反応して酸化するため、
十分な真空状態を維持しなければならない。
【００１１】上記のように、非晶質タングステン窒化膜
２４を４００〜６００℃の温度範囲で事前熱処理する
と、非晶質が維持される範囲でタングステン窒化膜の窒
素を外部へ拡散させることができる。その１次熱処理は
必ずしも必要なわけではない。最終的な熱処理を９００
〜１４１０℃の温度範囲で施す理由は過剰の窒素を容易
に外部へ拡散させるためである。その際、タングステン
窒化膜２４が準安定状態のタングステン窒化物（Ｗ2Ｎ
）２４ａの状態と結晶化した純粋のタングステン（α
−Ｗ）２４ｂの状態が共存するようにしてもよく、また
タングステン窒化膜２４が全て結晶化した純粋のタング
ステン膜２４ｂに変化するようにしてもよい。非晶質タ
ングステン窒化膜２４は、熱処理によってタングステン
と窒素とに分離されるとき、熱処理時間に応じて表面か
ら結結晶化した窒素を含まない純粋のタングステン膜２
４ｂに変わる。このように、熱処理時間に応じて非晶質
タングステン窒化膜２４が分解されて、表面から結晶化
した純粋のタングステン膜２４ｂが形成されるため、未
分解のタングステン窒化膜２４ａはポリシリコン層２３
と結晶化したタングステン膜２４ａとの間で拡散障壁の
役割を果たす。また、タングステン窒化膜が、全部結晶
化した純粋のタングステン膜２４ｂに変えるようにして
も、タングステン窒化膜にあった過剰な窒素原子はポリ
シリコン層２３と結晶化した純粋のタングステン膜２４
ｂとの間に偏析され、拡散障壁の役割をする。したがっ
て、タングステン窒化膜を残すようにしても残さなくて
もシリサイドが形成されることはない。本実施形態のお
いては、熱処理工程によってタングステン窒化膜から純
粋のタングステン膜を形成するので、タングステンの粒
子の大きさが大きくなる。すなわち結晶粒の大きさが大
きくなる。
２４を４００〜６００℃の温度範囲で事前熱処理する
と、非晶質が維持される範囲でタングステン窒化膜の窒
素を外部へ拡散させることができる。その１次熱処理は
必ずしも必要なわけではない。最終的な熱処理を９００
〜１４１０℃の温度範囲で施す理由は過剰の窒素を容易
に外部へ拡散させるためである。その際、タングステン
窒化膜２４が準安定状態のタングステン窒化物（Ｗ2Ｎ
）２４ａの状態と結晶化した純粋のタングステン（α
−Ｗ）２４ｂの状態が共存するようにしてもよく、また
タングステン窒化膜２４が全て結晶化した純粋のタング
ステン膜２４ｂに変化するようにしてもよい。非晶質タ
ングステン窒化膜２４は、熱処理によってタングステン
と窒素とに分離されるとき、熱処理時間に応じて表面か
ら結結晶化した窒素を含まない純粋のタングステン膜２
４ｂに変わる。このように、熱処理時間に応じて非晶質
タングステン窒化膜２４が分解されて、表面から結晶化
した純粋のタングステン膜２４ｂが形成されるため、未
分解のタングステン窒化膜２４ａはポリシリコン層２３
と結晶化したタングステン膜２４ａとの間で拡散障壁の
役割を果たす。また、タングステン窒化膜が、全部結晶
化した純粋のタングステン膜２４ｂに変えるようにして
も、タングステン窒化膜にあった過剰な窒素原子はポリ
シリコン層２３と結晶化した純粋のタングステン膜２４
ｂとの間に偏析され、拡散障壁の役割をする。したがっ
て、タングステン窒化膜を残すようにしても残さなくて
もシリサイドが形成されることはない。本実施形態のお
いては、熱処理工程によってタングステン窒化膜から純
粋のタングステン膜を形成するので、タングステンの粒
子の大きさが大きくなる。すなわち結晶粒の大きさが大
きくなる。
【００１２】図２ｃに示すように、結晶化した純粋のタ
ングステン膜２４ｂ、タングステン窒化膜２４ａ、ポリ
シリコン層２３、そして第１酸化膜２２を選択的にエッ
チングして、ゲート電極２８とゲート絶縁膜２２ａを形
成する。
ングステン膜２４ｂ、タングステン窒化膜２４ａ、ポリ
シリコン層２３、そして第１酸化膜２２を選択的にエッ
チングして、ゲート電極２８とゲート絶縁膜２２ａを形
成する。
【００１３】図２ｄに示すように、ゲート電極２８をマ
スクとして用いて半導体基板２１の表面内に低濃度不純
物イオンを注入した後、ゲート電極２８とゲート絶縁膜
２２ａの両側面に絶縁膜側壁２９を形成する。次いで、
ゲート電極２８と絶縁膜側壁２９をマスクとして用いて
半導体基板２１に高濃度不純物イオンを注入してソース
／ドレイン不純物領域２７を形成する。
スクとして用いて半導体基板２１の表面内に低濃度不純
物イオンを注入した後、ゲート電極２８とゲート絶縁膜
２２ａの両側面に絶縁膜側壁２９を形成する。次いで、
ゲート電極２８と絶縁膜側壁２９をマスクとして用いて
半導体基板２１に高濃度不純物イオンを注入してソース
／ドレイン不純物領域２７を形成する。
【００１４】本発明の第２実施形態の半導体デバイスの
製造方法を図３に基づいて以下に説明する。図３ａに示
すように、半導体基板２１上にゲート絶縁膜として用い
られるシリコン酸化膜（ＳｉＯ2 ）２２を形成する。そ
して、その２２上に、ゲート電極として用いられるポリ
シリコン層２３、第１タングステン窒化膜（ＷＮｘ）２
５ａ、及び第２タングステン窒化膜２５ｂを順次堆積す
る。第１タングステン窒化膜２５ａは、窒素の原子が約
２０〜５０％程度の濃度を有する非晶質の構造であり、
第２タングステン窒化膜２５ｂは窒素の原子が約２０％
以下の濃度のものである。第２タングステン窒化膜２５
ｂの窒素含有量が１０％〜２０％程度であるときにはほ
とんど結晶質に近い状態を維持し、１０％以下であると
きにはβ−タングステンという結晶構造を有する。
製造方法を図３に基づいて以下に説明する。図３ａに示
すように、半導体基板２１上にゲート絶縁膜として用い
られるシリコン酸化膜（ＳｉＯ2 ）２２を形成する。そ
して、その２２上に、ゲート電極として用いられるポリ
シリコン層２３、第１タングステン窒化膜（ＷＮｘ）２
５ａ、及び第２タングステン窒化膜２５ｂを順次堆積す
る。第１タングステン窒化膜２５ａは、窒素の原子が約
２０〜５０％程度の濃度を有する非晶質の構造であり、
第２タングステン窒化膜２５ｂは窒素の原子が約２０％
以下の濃度のものである。第２タングステン窒化膜２５
ｂの窒素含有量が１０％〜２０％程度であるときにはほ
とんど結晶質に近い状態を維持し、１０％以下であると
きにはβ−タングステンという結晶構造を有する。
【００１５】図３ｂに示すように、第２タングステン窒
化膜２５ｂの全面にリン（Ｐ）、ホウ素（Ｂ）、又はヒ
素（Ａｓ）のうち少なくとも一つをイオンを注入して第
２タングステン窒化膜２５ｂの格子構造を破壊させる。
このように、第２タングステン窒化膜２５ｂへ不純物イ
オンを注入すると、第２タングステン窒化膜２５ｂの格
子構造が破壊されるため、熱処理により純粋のタングス
テン膜に変わることになる。また、第２タングステン窒
化膜２５ｂだけでなく、イオン注入のエネルギーを調節
して第１タングステン窒化膜２５ａにも不純物イオンを
注入してもよい。
化膜２５ｂの全面にリン（Ｐ）、ホウ素（Ｂ）、又はヒ
素（Ａｓ）のうち少なくとも一つをイオンを注入して第
２タングステン窒化膜２５ｂの格子構造を破壊させる。
このように、第２タングステン窒化膜２５ｂへ不純物イ
オンを注入すると、第２タングステン窒化膜２５ｂの格
子構造が破壊されるため、熱処理により純粋のタングス
テン膜に変わることになる。また、第２タングステン窒
化膜２５ｂだけでなく、イオン注入のエネルギーを調節
して第１タングステン窒化膜２５ａにも不純物イオンを
注入してもよい。
【００１６】図３ｃに示すように、非晶質構造を有する
第２タングステン窒化膜２５ｂを６００〜１４１０℃で
熱処理して、結晶質構造を有する窒素を含まない純粋の
タングステン膜２４ｂに変化させる。第２タングステン
窒化膜は、大部分が純粋のα−タングステンと過剰の窒
素原子とから構成されるため、窒素は外部に向かって容
易に拡散される。ここで、前記α−タングステンとは、
結晶構造が体心立方格子構造のものであり、単純立方構
造にその中心に原子がもう一つ加えられている構造であ
る。また、タングステン窒化膜が純粋のタングステン膜
２４ｂに変換する時に放出される潜熱により、純粋のタ
ングステン膜の粒子の大きさが大きくなる。そして、第
２タングステン窒化膜２５ｂにイオン注入された原子
は、結晶質構造を有する純粋のタングステン膜２４ｂの
α−タングステンに固溶されないため、結晶粒界に偏析
されて結晶粒界の空孔若しくはボイドを埋めて結晶粒界
の密度を増加させる。その際、第２タングステン窒化膜
２５ｂが純粋のタングステン膜に変化し、第１タングス
テン窒化膜２５ａの一部が熱処理時間に応じて純粋のタ
ングステン膜２４ｂに変換する。これにより、第２タン
グステン窒化膜２５ｂの結晶粒界の密度が増加するた
め、第２タングステン窒化膜２５ｂの電気抵抗が急激に
減少する。
第２タングステン窒化膜２５ｂを６００〜１４１０℃で
熱処理して、結晶質構造を有する窒素を含まない純粋の
タングステン膜２４ｂに変化させる。第２タングステン
窒化膜は、大部分が純粋のα−タングステンと過剰の窒
素原子とから構成されるため、窒素は外部に向かって容
易に拡散される。ここで、前記α−タングステンとは、
結晶構造が体心立方格子構造のものであり、単純立方構
造にその中心に原子がもう一つ加えられている構造であ
る。また、タングステン窒化膜が純粋のタングステン膜
２４ｂに変換する時に放出される潜熱により、純粋のタ
ングステン膜の粒子の大きさが大きくなる。そして、第
２タングステン窒化膜２５ｂにイオン注入された原子
は、結晶質構造を有する純粋のタングステン膜２４ｂの
α−タングステンに固溶されないため、結晶粒界に偏析
されて結晶粒界の空孔若しくはボイドを埋めて結晶粒界
の密度を増加させる。その際、第２タングステン窒化膜
２５ｂが純粋のタングステン膜に変化し、第１タングス
テン窒化膜２５ａの一部が熱処理時間に応じて純粋のタ
ングステン膜２４ｂに変換する。これにより、第２タン
グステン窒化膜２５ｂの結晶粒界の密度が増加するた
め、第２タングステン窒化膜２５ｂの電気抵抗が急激に
減少する。
【００１７】図３ｄに示すように、結晶質構造を有する
第２タングステン窒化膜２５ｂ上にフォトレジスト２６
を塗布した後、露光及び現像工程でフォトレジスト２７
をパターニングしてゲート電極領域を定める。次いで、
パターニングされたフォトレジスト２７をマスクとして
用いて、結晶質構造を有する純粋のタングステン膜２４
ａ、第１タングステン窒化膜２５ａ、ポリシリコン層２
３、シリコン酸化膜２２を選択的に除去してゲート電極
２８及びゲート絶縁膜２２ａを形成する。
第２タングステン窒化膜２５ｂ上にフォトレジスト２６
を塗布した後、露光及び現像工程でフォトレジスト２７
をパターニングしてゲート電極領域を定める。次いで、
パターニングされたフォトレジスト２７をマスクとして
用いて、結晶質構造を有する純粋のタングステン膜２４
ａ、第１タングステン窒化膜２５ａ、ポリシリコン層２
３、シリコン酸化膜２２を選択的に除去してゲート電極
２８及びゲート絶縁膜２２ａを形成する。
【００１８】図３ｅに示すように、フォトレジスト２６
を除去し、ゲート電極２８をマスクとして用いて半導体
基板２１に低濃度不純物イオンを注入した後、ゲート電
極２８とゲート絶縁膜２２ａの側面に絶縁膜側壁２９を
形成する。そして、ゲート電極２８と絶縁膜側壁２９を
マスクとして用いて半導体基板２１に高濃度不純物イオ
ンを注入してゲート電極２８の両側にソース／ドレイン
不純物領域２７を形成する。前記第２実施形態において
も、タングステン窒化膜に代えてモリブデン窒化膜を、
同様な方法で堆積させて同様に熱処理して純粋のモリブ
デン膜を形成してもよい。
を除去し、ゲート電極２８をマスクとして用いて半導体
基板２１に低濃度不純物イオンを注入した後、ゲート電
極２８とゲート絶縁膜２２ａの側面に絶縁膜側壁２９を
形成する。そして、ゲート電極２８と絶縁膜側壁２９を
マスクとして用いて半導体基板２１に高濃度不純物イオ
ンを注入してゲート電極２８の両側にソース／ドレイン
不純物領域２７を形成する。前記第２実施形態において
も、タングステン窒化膜に代えてモリブデン窒化膜を、
同様な方法で堆積させて同様に熱処理して純粋のモリブ
デン膜を形成してもよい。
【００１９】上記のような本発明の第２実施形態の半導
体デバイスの製造方法においては、窒素含有量の多い金
属窒化膜をポリシリコン層上に形成し、窒素含有量が相
対的に少ない金属窒化膜をその上部に形成して熱処理す
るため、低い温度での熱処理が可能であり、熱処理時間
が短縮される。
体デバイスの製造方法においては、窒素含有量の多い金
属窒化膜をポリシリコン層上に形成し、窒素含有量が相
対的に少ない金属窒化膜をその上部に形成して熱処理す
るため、低い温度での熱処理が可能であり、熱処理時間
が短縮される。
【００２０】
【発明の効果】以上説明したように、本発明による半導
体デバイスの製造方法においては以下のような効果があ
る。 （１）非晶質構造を有する金属窒化膜を、結晶質構造を
有する純粋の金属に変化させることにより、その金属に
大きな結晶粒を形成できる。したがって、本発明方法に
よって得られた半導体デバイスの配線の電気抵抗を減少
させることができる。 （２）不純物原子を注入して結晶構造を破壊して再度結
晶化させた場合、その不純物の結晶粒界への偏析によっ
て結晶粒界の原子密度を増加させることができ、薄膜の
電気抵抗を減少させることができる。 （３）別途の金属膜を堆積させることなく金属窒化膜を
熱処理することにより、拡散障壁層、結晶化した純粋の
金属膜を同時に形成することができるため、工程を単純
化し、且つ工程単価を減少させることができる。 （４）金属窒化膜の窒素含有量を異ならせて２つの層に
分けて堆積して熱処理すると、純粋の金属膜への変換時
の熱処理時間を減少させることができ、かつ低い温度で
熱処理することができる。
体デバイスの製造方法においては以下のような効果があ
る。 （１）非晶質構造を有する金属窒化膜を、結晶質構造を
有する純粋の金属に変化させることにより、その金属に
大きな結晶粒を形成できる。したがって、本発明方法に
よって得られた半導体デバイスの配線の電気抵抗を減少
させることができる。 （２）不純物原子を注入して結晶構造を破壊して再度結
晶化させた場合、その不純物の結晶粒界への偏析によっ
て結晶粒界の原子密度を増加させることができ、薄膜の
電気抵抗を減少させることができる。 （３）別途の金属膜を堆積させることなく金属窒化膜を
熱処理することにより、拡散障壁層、結晶化した純粋の
金属膜を同時に形成することができるため、工程を単純
化し、且つ工程単価を減少させることができる。 （４）金属窒化膜の窒素含有量を異ならせて２つの層に
分けて堆積して熱処理すると、純粋の金属膜への変換時
の熱処理時間を減少させることができ、かつ低い温度で
熱処理することができる。
【図１】 従来の半導体デバイスの製造方法を示す工程
断面図。
断面図。
【図２】 本発明の第１実施形態の半導体デバイスの製
造方法を示す工程断面図。
造方法を示す工程断面図。
【図３】 本発明の第２実施形態の半導体デバイスの製
造方法を示す工程断面図。
造方法を示す工程断面図。
２１ 半導体基板 ２２ シリコン酸化膜 ２２ａ ゲート絶縁膜 ２３ ポリシリコン層 ２４ 金属窒化膜 ２４ｂ タングステン膜 ２４ａ、２５ａ、２５ｂ タングステン窒化膜 ２６ フォトレジスト ２７ ソース／ドレイン不純物領域 ２８ ゲート電極 ２９ 絶縁膜側壁
フロントページの続き (72)発明者 ビョン・ハク・イ 大韓民国・チュンチョンブク−ド・チョ ンズ−シ・フンドク−ク・ヒャンゾン− ドン・50 (56)参考文献 特開 平８−55983（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/28 - 21/288 H01L 21/336 H01L 21/44 - 21/445 H01L 29/40 - 29/51 H01L 29/78
Claims (6)
- 【請求項１】 半導体基板上に絶縁膜を形成する段階
と、 絶縁膜上にシリコン層を形成する段階と、 シリコン層上に非晶質第１金属窒化膜と第２金属窒化膜
を順次形成する段階と、 不純物イオンの注入により第２金属窒化膜の格子構造を
破壊させる段階と、 格子の破壊された第２金属窒化膜を熱処理して純粋の金
属膜に変化させる段階とを備えることを特徴とする半導
体デバイスの製造方法。 - 【請求項２】 第１金属窒化膜は、窒素の含有量が２０
〜５０％、第２金属窒化膜は窒素の含有量が２０％以下
であるものを用いることを特徴とする請求項１記載の半
導体デバイスの製造方法。 - 【請求項３】 熱処理は６００〜１４１０℃で施すこと
を特徴とする請求項１記載の半導体デバイスの製造方
法。 - 【請求項４】 不純物イオンとしてリン、ホウ素、ヒ素
のうち少なくとも一つを第２金属窒化膜に注入すること
を特徴とする請求項１記載の半導体デバイスの製造方
法。 - 【請求項５】 第１、第２金属窒化膜はタングステン窒
化膜又はモリブデン窒化膜から形成することを特徴とす
る請求項１記載の半導体デバイスの製造方法。 - 【請求項６】 熱処理工程時に、格子構造の破壊された
第２金属窒化膜だけでなく第１金属窒化膜の一部をも純
粋な金属膜に変化させることを特徴とする請求項１記載
の半導体デバイスの製造方法。
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970067897A KR100282436B1 (ko) | 1997-12-11 | 1997-12-11 | 반도체 소자의 제조방법 |
| KR67897/1997 | 1997-12-26 | ||
| KR74379/1997 | 1997-12-26 | ||
| KR1019970074379A KR100325297B1 (ko) | 1997-12-26 | 1997-12-26 | 반도체 소자의 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11238736A JPH11238736A (ja) | 1999-08-31 |
| JP3168421B2 true JP3168421B2 (ja) | 2001-05-21 |
Family
ID=26633248
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34830298A Expired - Fee Related JP3168421B2 (ja) | 1997-12-11 | 1998-12-08 | 半導体デバイスの製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6103609A (ja) |
| JP (1) | JP3168421B2 (ja) |
Families Citing this family (27)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6265291B1 (en) | 1999-01-04 | 2001-07-24 | Advanced Micro Devices, Inc. | Circuit fabrication method which optimizes source/drain contact resistance |
| US6265293B1 (en) | 1999-08-27 | 2001-07-24 | Advanced Micro Devices, Inc. | CMOS transistors fabricated in optimized RTA scheme |
| JP2001102580A (ja) * | 1999-09-30 | 2001-04-13 | Nec Corp | 半導体装置及びその製造方法 |
| US6376349B1 (en) * | 2000-01-19 | 2002-04-23 | Motorola, Inc. | Process for forming a semiconductor device and a conductive structure |
| US6274484B1 (en) * | 2000-03-17 | 2001-08-14 | Taiwan Semiconductor Manufacturing Company | Fabrication process for low resistivity tungsten layer with good adhesion to insulator layers |
| US6399450B1 (en) | 2000-07-05 | 2002-06-04 | Advanced Micro Devices, Inc. | Low thermal budget process for manufacturing MOS transistors having elevated source and drain regions |
| US6630386B1 (en) | 2000-07-18 | 2003-10-07 | Advanced Micro Devices, Inc | CMOS manufacturing process with self-amorphized source/drain junctions and extensions |
| US6521502B1 (en) | 2000-08-07 | 2003-02-18 | Advanced Micro Devices, Inc. | Solid phase epitaxy activation process for source/drain junction extensions and halo regions |
| KR100351907B1 (ko) * | 2000-11-17 | 2002-09-12 | 주식회사 하이닉스반도체 | 반도체 소자의 게이트 전극 형성방법 |
| US6756277B1 (en) | 2001-02-09 | 2004-06-29 | Advanced Micro Devices, Inc. | Replacement gate process for transistors having elevated source and drain regions |
| US6403434B1 (en) | 2001-02-09 | 2002-06-11 | Advanced Micro Devices, Inc. | Process for manufacturing MOS transistors having elevated source and drain regions and a high-k gate dielectric |
| US6495437B1 (en) | 2001-02-09 | 2002-12-17 | Advanced Micro Devices, Inc. | Low temperature process to locally form high-k gate dielectrics |
| US6787424B1 (en) | 2001-02-09 | 2004-09-07 | Advanced Micro Devices, Inc. | Fully depleted SOI transistor with elevated source and drain |
| US6551885B1 (en) | 2001-02-09 | 2003-04-22 | Advanced Micro Devices, Inc. | Low temperature process for a thin film transistor |
| JP2003273350A (ja) * | 2002-03-15 | 2003-09-26 | Nec Corp | 半導体装置及びその製造方法 |
| JP4225081B2 (ja) * | 2002-04-09 | 2009-02-18 | 株式会社村田製作所 | 電子部品の製造方法、電子部品及び弾性表面波フィルタ |
| US7312125B1 (en) | 2004-02-05 | 2007-12-25 | Advanced Micro Devices, Inc. | Fully depleted strained semiconductor on insulator transistor and method of making the same |
| KR100681211B1 (ko) * | 2005-06-30 | 2007-02-09 | 주식회사 하이닉스반도체 | 이중 확산방지막을 갖는 게이트전극 및 그를 구비한반도체소자의 제조 방법 |
| JP4963021B2 (ja) * | 2005-09-06 | 2012-06-27 | 独立行政法人産業技術総合研究所 | 半導体構造 |
| KR20130116099A (ko) * | 2012-04-13 | 2013-10-23 | 삼성전자주식회사 | 반도체 장치 및 그 제조 방법 |
| US9595469B2 (en) | 2013-11-04 | 2017-03-14 | Infineon Technologies Ag | Semiconductor device and method for producing the same |
| US9685347B2 (en) * | 2013-11-04 | 2017-06-20 | Infineon Technologies Ag | Semiconductor device and method for producing the same |
| US10573522B2 (en) | 2016-08-16 | 2020-02-25 | Lam Research Corporation | Method for preventing line bending during metal fill process |
| KR20200140391A (ko) | 2018-05-03 | 2020-12-15 | 램 리써치 코포레이션 | 3d nand 구조체들에 텅스텐 및 다른 금속들을 증착하는 방법 |
| CN113366144B (zh) * | 2019-01-28 | 2023-07-07 | 朗姆研究公司 | 金属膜的沉积 |
| KR20210127262A (ko) | 2019-03-11 | 2021-10-21 | 램 리써치 코포레이션 | 몰리브덴-함유 막들의 증착을 위한 전구체들 |
| JP2022186307A (ja) * | 2021-06-04 | 2022-12-15 | 東京エレクトロン株式会社 | 成膜方法及び成膜装置 |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US5416045A (en) * | 1993-02-18 | 1995-05-16 | Micron Technology, Inc. | Method for chemical vapor depositing a titanium nitride layer on a semiconductor wafer and method of annealing tin films |
| US5604140A (en) * | 1995-05-22 | 1997-02-18 | Lg Semicon, Co. Ltd. | Method for forming fine titanium nitride film and method for fabricating semiconductor element using the same |
| US5733816A (en) * | 1995-12-13 | 1998-03-31 | Micron Technology, Inc. | Method for depositing a tungsten layer on silicon |
| JP2874626B2 (ja) * | 1996-01-23 | 1999-03-24 | 日本電気株式会社 | 半導体装置の製造方法 |
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| TW322608B (en) * | 1997-07-31 | 1997-12-11 | United Microelectronics Corp | Manufacturing method of self-aligned salicide |
| TW362261B (en) * | 1997-12-13 | 1999-06-21 | United Microelectronics Corp | Manufacturing method of contact plugs |
| US6027961A (en) * | 1998-06-30 | 2000-02-22 | Motorola, Inc. | CMOS semiconductor devices and method of formation |
-
1998
- 1998-10-29 US US09/181,653 patent/US6103609A/en not_active Expired - Lifetime
- 1998-12-08 JP JP34830298A patent/JP3168421B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US6103609A (en) | 2000-08-15 |
| JPH11238736A (ja) | 1999-08-31 |
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