JPH1197389A - 半導体デバイスの製造方法 - Google Patents
半導体デバイスの製造方法Info
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- JPH1197389A JPH1197389A JP9368872A JP36887297A JPH1197389A JP H1197389 A JPH1197389 A JP H1197389A JP 9368872 A JP9368872 A JP 9368872A JP 36887297 A JP36887297 A JP 36887297A JP H1197389 A JPH1197389 A JP H1197389A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
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Abstract
(57)【要約】
【課題】 ステップカバレージを改善し及び固有抵抗の
特性を向上させることができる半導体デバイスの製造方
法を提供すること。 【解決手段】 基板上にドープされたシリコン層を形成
し、そのドープされたシリコン層上に金属の過剰に含有
されたシリサイド層を形成することを特徴とする半導体
デバイスの製造方法。
特性を向上させることができる半導体デバイスの製造方
法を提供すること。 【解決手段】 基板上にドープされたシリコン層を形成
し、そのドープされたシリコン層上に金属の過剰に含有
されたシリサイド層を形成することを特徴とする半導体
デバイスの製造方法。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体デバイスに
関し、特にステップカバレージを改善し、かつ固有抵抗
特性を向上させることができる半導体デバイスの製造方
法に関する。
関し、特にステップカバレージを改善し、かつ固有抵抗
特性を向上させることができる半導体デバイスの製造方
法に関する。
【０００２】
【従来の技術】一般に、半導体デバイスが高集積化され
るにつれ配線の線幅が減少する。このため、配線の抵抗
が増加し、デバイスの動作速度が遅くなる等の問題が生
じる。又、配線の抵抗が増加する問題を解決するために
配線の線幅を減少させて厚さを厚くする方法もあるが、
この場合は配線のステップカバレージが悪くなり、その
上、工程が難しく、収率が低下するという問題が生じ
る。このような問題を解決するため、従来はポリシリコ
ン層上にタングステンシリサイドＷＳｉx 又はチタンシ
リサイドＴｉＳｉ2 又はコバルトシリサイドＣｏＳｉ2
等の高融点金属シリサイドを形成して、固有抵抗が増加
することを防止しようとした（ポリシリコン層上に高融
点金属シリサイドを形成した二重構造を「ポリサイド」
と呼ぶ）。しかし、この方法では固有抵抗の減少とステ
ップカバレージ特性改善はいずれもわずかであり、より
一層改善したポリサイド形成方法が要求されている。
るにつれ配線の線幅が減少する。このため、配線の抵抗
が増加し、デバイスの動作速度が遅くなる等の問題が生
じる。又、配線の抵抗が増加する問題を解決するために
配線の線幅を減少させて厚さを厚くする方法もあるが、
この場合は配線のステップカバレージが悪くなり、その
上、工程が難しく、収率が低下するという問題が生じ
る。このような問題を解決するため、従来はポリシリコ
ン層上にタングステンシリサイドＷＳｉx 又はチタンシ
リサイドＴｉＳｉ2 又はコバルトシリサイドＣｏＳｉ2
等の高融点金属シリサイドを形成して、固有抵抗が増加
することを防止しようとした（ポリシリコン層上に高融
点金属シリサイドを形成した二重構造を「ポリサイド」
と呼ぶ）。しかし、この方法では固有抵抗の減少とステ
ップカバレージ特性改善はいずれもわずかであり、より
一層改善したポリサイド形成方法が要求されている。
【０００３】以下、添付図面に基づき従来の半導体デバ
イスの製造方法を説明する。図１は従来の第１方法の半
導体デバイスの製造方法を示す工程断面図であり、図２
は従来の第２方法の半導体デバイスの製造方法を示す工
程断面図である。半導体デバイスの固有抵抗を減少さ
せ、ステップカバレージを改善させるために用いられる
ポリサイド工程は、ゲート電極及びビットラインの形成
時に使用することができる。まず、ポリサイドでゲート
電極を形成する従来の第１方法の半導体デバイスの製造
方法は次の通りである。図１ａに示すように、半導体基
板１に第１酸化膜２を堆積し、その２上にポリシリコン
層３を堆積する。この際、ポリシリコン層３は水溶性で
あり、Ｐ型でドープされている。ここで、ポリシリコン
層３のドープは、ドープされないポリシリコン層を堆積
してからイオン注入を施して行い、又はＰＯＣｌ3 堆積
（ＰＯＣｌ3 ドープ）又はポリシリコン層を堆積しなが
らＰＨ3 等のドープガスを連続的に注入して形成する。
イスの製造方法を説明する。図１は従来の第１方法の半
導体デバイスの製造方法を示す工程断面図であり、図２
は従来の第２方法の半導体デバイスの製造方法を示す工
程断面図である。半導体デバイスの固有抵抗を減少さ
せ、ステップカバレージを改善させるために用いられる
ポリサイド工程は、ゲート電極及びビットラインの形成
時に使用することができる。まず、ポリサイドでゲート
電極を形成する従来の第１方法の半導体デバイスの製造
方法は次の通りである。図１ａに示すように、半導体基
板１に第１酸化膜２を堆積し、その２上にポリシリコン
層３を堆積する。この際、ポリシリコン層３は水溶性で
あり、Ｐ型でドープされている。ここで、ポリシリコン
層３のドープは、ドープされないポリシリコン層を堆積
してからイオン注入を施して行い、又はＰＯＣｌ3 堆積
（ＰＯＣｌ3 ドープ）又はポリシリコン層を堆積しなが
らＰＨ3 等のドープガスを連続的に注入して形成する。
【０００４】図１ｂに示すように、ポリシリコン層３形
成過程でポリシリコン層３上に残存することのある自然
酸化膜（又はガラス）を除去するために、上記のように
して形成された半導体基板１をＨＦ溶液に浸けて洗浄す
る。この後、ＳｉＨ4 又はＳｉＨ2Ｃｌ2にフッ化タング
ステンＷＦ6 ガスを注入した気相成長法でタングステン
シリサイド層４を形成する。すなわちポリサイド層を形
成する。図１ｃに示すように、ゲート電極を形成するた
めのマスクを用いてタングステンシリサイド層４、ポリ
シリコン層３、第１酸化膜２をフォトリソグラフィで異
方性エッチングする。これにより、ゲートキャップシリ
サイド層４ａ、ゲート電極３ａ、ゲート酸化膜２ａが積
層した形状が形成される。そして、ゲート電極３ａの両
側の半導体基板１にＬＤＤ領域５を形成し、全面に第２
酸化膜を堆積し、異方性エッチングで第２酸化膜を除去
してゲートキャップシリサイド層４ａ、ゲート電極３
ａ、ゲート酸化膜２ａの両側面に側壁絶縁膜６を形成す
る。この後、ゲート電極３ａの下部を除いた側壁絶縁膜
６の両側の半導体基板１に高濃度不純物イオンを注入し
てソース／ドレイン領域７を形成する。
成過程でポリシリコン層３上に残存することのある自然
酸化膜（又はガラス）を除去するために、上記のように
して形成された半導体基板１をＨＦ溶液に浸けて洗浄す
る。この後、ＳｉＨ4 又はＳｉＨ2Ｃｌ2にフッ化タング
ステンＷＦ6 ガスを注入した気相成長法でタングステン
シリサイド層４を形成する。すなわちポリサイド層を形
成する。図１ｃに示すように、ゲート電極を形成するた
めのマスクを用いてタングステンシリサイド層４、ポリ
シリコン層３、第１酸化膜２をフォトリソグラフィで異
方性エッチングする。これにより、ゲートキャップシリ
サイド層４ａ、ゲート電極３ａ、ゲート酸化膜２ａが積
層した形状が形成される。そして、ゲート電極３ａの両
側の半導体基板１にＬＤＤ領域５を形成し、全面に第２
酸化膜を堆積し、異方性エッチングで第２酸化膜を除去
してゲートキャップシリサイド層４ａ、ゲート電極３
ａ、ゲート酸化膜２ａの両側面に側壁絶縁膜６を形成す
る。この後、ゲート電極３ａの下部を除いた側壁絶縁膜
６の両側の半導体基板１に高濃度不純物イオンを注入し
てソース／ドレイン領域７を形成する。
【０００５】次に、ポリサイド工程がビットライン配線
の形成に使用された従来の第２方法による半導体デバイ
スの製造方法を説明する。図２ａに示すように、Ｐ型半
導体基板１の一領域にＮ型不純物注入層８を形成する。
そして、半導体基板１に気相成長法で層間絶縁層９を堆
積し、Ｎ型不純物注入層８が露出されるように層間絶縁
層９を選択的に除去してコンタクトホール１０を形成す
る。図２ｂに示すように、全面にポリシリコン層１１を
形成する。このポリシリコン層１１は水溶性であり、Ｐ
型でドープされている。ここで、ポリシリコン層１１の
ドープは、ポリシリコン層１１を堆積してからイオン注
入を施して行い、又はＰＯＣｌ3堆積（ＰＯＣｌ3ドー
プ）又はポリシリコン層を堆積しながらＰＨ3等のドー
プガスを連続的に注入してドープする。
の形成に使用された従来の第２方法による半導体デバイ
スの製造方法を説明する。図２ａに示すように、Ｐ型半
導体基板１の一領域にＮ型不純物注入層８を形成する。
そして、半導体基板１に気相成長法で層間絶縁層９を堆
積し、Ｎ型不純物注入層８が露出されるように層間絶縁
層９を選択的に除去してコンタクトホール１０を形成す
る。図２ｂに示すように、全面にポリシリコン層１１を
形成する。このポリシリコン層１１は水溶性であり、Ｐ
型でドープされている。ここで、ポリシリコン層１１の
ドープは、ポリシリコン層１１を堆積してからイオン注
入を施して行い、又はＰＯＣｌ3堆積（ＰＯＣｌ3ドー
プ）又はポリシリコン層を堆積しながらＰＨ3等のドー
プガスを連続的に注入してドープする。
【０００６】図２ｃに示すように、ポリシリコン層１１
形成過程でポリシリコン層１１上に残存する自然酸化膜
（又はガラス）をＨＦ溶液に浸けて洗浄する。この後、
ＳｉＨ4 又はＳｉＨ2Ｃｌ2にフッ化タングステンＷＦ6
ガスを注入してポリシリコン層１１にタングステンシリ
サイド層１２を形成した後、選択的にパターニングして
ポリサイド層からなるビットライン配線を形成する。
形成過程でポリシリコン層１１上に残存する自然酸化膜
（又はガラス）をＨＦ溶液に浸けて洗浄する。この後、
ＳｉＨ4 又はＳｉＨ2Ｃｌ2にフッ化タングステンＷＦ6
ガスを注入してポリシリコン層１１にタングステンシリ
サイド層１２を形成した後、選択的にパターニングして
ポリサイド層からなるビットライン配線を形成する。
【０００７】従来のポリサイド形成方法は、基板にドー
プされたポリシリコンを形成し、その表面に残存する自
然酸化膜を除去するためにＨＦ溶液で洗浄する。この
後、ＳｉＨ4 又はＳｉＨ2Ｃｌ2にフッ化タングステンＷ
Ｆ6 ガスを注入する。その際、チャンバは５００℃と維
持し、タングステンシリサイドＷＳｉx を形成する。こ
のとき、タングステンシリサイドＷＳｉx は、２＜Ｘ＜
３．２の条件を有するタングステンに比べて、シリコン
が過剰に含有されたタングステンシリサイドが堆積され
る。このようにしてシリコン過剰含有のタングステンシ
リサイドを形成して熱処理すると、タングステンシリサ
イドを形成しなかった場合より固有抵抗が減少し、デバ
イスの動作特性が向上する。
プされたポリシリコンを形成し、その表面に残存する自
然酸化膜を除去するためにＨＦ溶液で洗浄する。この
後、ＳｉＨ4 又はＳｉＨ2Ｃｌ2にフッ化タングステンＷ
Ｆ6 ガスを注入する。その際、チャンバは５００℃と維
持し、タングステンシリサイドＷＳｉx を形成する。こ
のとき、タングステンシリサイドＷＳｉx は、２＜Ｘ＜
３．２の条件を有するタングステンに比べて、シリコン
が過剰に含有されたタングステンシリサイドが堆積され
る。このようにしてシリコン過剰含有のタングステンシ
リサイドを形成して熱処理すると、タングステンシリサ
イドを形成しなかった場合より固有抵抗が減少し、デバ
イスの動作特性が向上する。
【０００８】
【発明が解決しようとする課題】上述した従来の半導体
デバイスの製造方法は以下のような問題点があった。従
来例ではドープされたポリシリコンの表面に残存する自
然酸化膜を除去するためにＨＦ溶液で洗浄するが、この
ＨＦ溶液の洗浄によりドープされたポリシリコンの表面
にドープされない層が形成される。そして、このように
ドープされない表面を有するポリシリコン層上にタング
ステンシリサイドを形成して、シリコン過剰含有のタン
グステンシリサイドを形成するようになるため、工程の
安定性を得られる。しかしながら、タングステンシリサ
イド層を熱処理してもタングステンシリサイドの固有抵
抗は１００μΩ・ｃｍ以上である。すなわち、ゲート電
極の形成時に、２００μΩ・ｃｍのポリシリコン層の固
有抵抗を低くするためポリシリコン層上にタングステン
シリサイド層を形成したが、タングステンシリサイド層
はポリシリコン層の固有抵抗を半分程度しか低くするこ
とができなかった。これでは、線幅が０．２５μｍ以下
に減少する高集積デバイスには充分でない。次に、タン
グステン金属層で形成されたビットラインより、従来の
第２方法のＳｉＨ4 やＳｉＨ2Ｃｌ2により還元されて形
成されたタングステンシリサイド層で形成されたビット
ラインのほうが、ステップカバレージの改善が一層大き
い。このため、コンタクトホールのサイズが０．２５μ
ｍ以下且つ縦横比が３以上であるデバイスの工程では、
図２ｃに示すように、ビットラインがコンタクトホール
を完全に埋めないという問題が発生する。
デバイスの製造方法は以下のような問題点があった。従
来例ではドープされたポリシリコンの表面に残存する自
然酸化膜を除去するためにＨＦ溶液で洗浄するが、この
ＨＦ溶液の洗浄によりドープされたポリシリコンの表面
にドープされない層が形成される。そして、このように
ドープされない表面を有するポリシリコン層上にタング
ステンシリサイドを形成して、シリコン過剰含有のタン
グステンシリサイドを形成するようになるため、工程の
安定性を得られる。しかしながら、タングステンシリサ
イド層を熱処理してもタングステンシリサイドの固有抵
抗は１００μΩ・ｃｍ以上である。すなわち、ゲート電
極の形成時に、２００μΩ・ｃｍのポリシリコン層の固
有抵抗を低くするためポリシリコン層上にタングステン
シリサイド層を形成したが、タングステンシリサイド層
はポリシリコン層の固有抵抗を半分程度しか低くするこ
とができなかった。これでは、線幅が０．２５μｍ以下
に減少する高集積デバイスには充分でない。次に、タン
グステン金属層で形成されたビットラインより、従来の
第２方法のＳｉＨ4 やＳｉＨ2Ｃｌ2により還元されて形
成されたタングステンシリサイド層で形成されたビット
ラインのほうが、ステップカバレージの改善が一層大き
い。このため、コンタクトホールのサイズが０．２５μ
ｍ以下且つ縦横比が３以上であるデバイスの工程では、
図２ｃに示すように、ビットラインがコンタクトホール
を完全に埋めないという問題が発生する。
【０００９】本発明は、上記の問題を解決するためにな
されたものであり、その目的とするところはステップカ
バレージを改善し、かつ固有抵抗特性を向上させること
ができる金属シリサイド形成方法及びこれを用いた半導
体デバイスの製造方法を提供することにある。
されたものであり、その目的とするところはステップカ
バレージを改善し、かつ固有抵抗特性を向上させること
ができる金属シリサイド形成方法及びこれを用いた半導
体デバイスの製造方法を提供することにある。
【００１０】
【課題を解決するための手段】上記のような目的を達成
するための本発明の金属シリサイド形成方法は、半導体
基板に絶縁層を形成する工程と、前記絶縁層上にドープ
されたシリコン層を形成する工程と、前記ドープされた
シリコン層上にメタルが過剰に含有されたシリサイド層
を形成する工程と、を備えることを特徴とする。
するための本発明の金属シリサイド形成方法は、半導体
基板に絶縁層を形成する工程と、前記絶縁層上にドープ
されたシリコン層を形成する工程と、前記ドープされた
シリコン層上にメタルが過剰に含有されたシリサイド層
を形成する工程と、を備えることを特徴とする。
【００１１】
【発明の実施の形態】以下、添付図面に基づき本発明の
金属シリサイド形成方法及び半導体デバイスの製造方法
を説明する。図３は本発明の第１実施形態の半導体デバ
イスの製造方法を示す工程断面図であり、図４は本発明
の第２実施形態の半導体デバイスの製造方法を示す工程
断面図である。半導体デバイスの固有抵抗を減少させる
ために使用されるポリサイド形成工程は主にゲート電極
及びビットライン配線を形成するのに利用できる。
金属シリサイド形成方法及び半導体デバイスの製造方法
を説明する。図３は本発明の第１実施形態の半導体デバ
イスの製造方法を示す工程断面図であり、図４は本発明
の第２実施形態の半導体デバイスの製造方法を示す工程
断面図である。半導体デバイスの固有抵抗を減少させる
ために使用されるポリサイド形成工程は主にゲート電極
及びビットライン配線を形成するのに利用できる。
【００１２】本発明の第１実施形態の半導体デバイスの
製造方法は、図３ａに示すように、半導体基板２１に約
８０Åの厚さに第１酸化膜２２を堆積する。この後、Ｉ
ＣＴ（Integrated Cluster Tool ）を用いて６６０℃且
つ８０Torrでドープされたポリシリコン層２３を１００
０Åの厚さに堆積する。このポリシリコン層２３は、５
０％のＳｉＨ4と１％のＰＨ3を含有したＨ2 ガスをソー
スガスを使用して堆積する。次いで、ドープされたポリ
シリコン層２３が堆積された半導体基板２１を大気中に
さらすことなく（つまり、真空を破ることなく）第１タ
ングステンシリサイド層２４を堆積するためのチャンバ
へ移送し、そこでポリシリコン層２３上に第１タングス
テンシリサイド層２４を形成する。
製造方法は、図３ａに示すように、半導体基板２１に約
８０Åの厚さに第１酸化膜２２を堆積する。この後、Ｉ
ＣＴ（Integrated Cluster Tool ）を用いて６６０℃且
つ８０Torrでドープされたポリシリコン層２３を１００
０Åの厚さに堆積する。このポリシリコン層２３は、５
０％のＳｉＨ4と１％のＰＨ3を含有したＨ2 ガスをソー
スガスを使用して堆積する。次いで、ドープされたポリ
シリコン層２３が堆積された半導体基板２１を大気中に
さらすことなく（つまり、真空を破ることなく）第１タ
ングステンシリサイド層２４を堆積するためのチャンバ
へ移送し、そこでポリシリコン層２３上に第１タングス
テンシリサイド層２４を形成する。
【００１３】第１タングステンシリサイド層２４の堆積
は、ソースガスとしてＷＦ6 とＳｉＨ2Ｃｌ2或いはＷＦ
6とＳｉＨ4を用いる。ソースガスとしてＷＦ6とＳｉＨ2
Ｃｌ2 を用いる場合には、流量をそれぞれ４ｓｃｃｍ、
１７５ｓｃｃｍとし、堆積圧力は０．９Torrと固定した
後、堆積温度を５００℃から６００℃に変化させながら
タングステンの過剰含有されたタングステンシリサイド
層を堆積させる。すなわち、ＷＳｉｘにおいて０．５＜
Ｘ＜２の条件を有するようにする。このとき、蒸着温度
を５５５℃以下の温度で第１タングステンシリサイド層
２４を堆積すると第１タングステンシリサイド層２４は
非晶質状態とされ、５５５℃以上の温度で第１タングス
テンシリサイド層２４を堆積すると非晶質状態と結晶質
状態が共存される。
は、ソースガスとしてＷＦ6 とＳｉＨ2Ｃｌ2或いはＷＦ
6とＳｉＨ4を用いる。ソースガスとしてＷＦ6とＳｉＨ2
Ｃｌ2 を用いる場合には、流量をそれぞれ４ｓｃｃｍ、
１７５ｓｃｃｍとし、堆積圧力は０．９Torrと固定した
後、堆積温度を５００℃から６００℃に変化させながら
タングステンの過剰含有されたタングステンシリサイド
層を堆積させる。すなわち、ＷＳｉｘにおいて０．５＜
Ｘ＜２の条件を有するようにする。このとき、蒸着温度
を５５５℃以下の温度で第１タングステンシリサイド層
２４を堆積すると第１タングステンシリサイド層２４は
非晶質状態とされ、５５５℃以上の温度で第１タングス
テンシリサイド層２４を堆積すると非晶質状態と結晶質
状態が共存される。
【００１４】又、第１タングステンシリサイド層２４の
形成時にドープされたポリシリコン層２３を大気中にさ
らすことがないから、従来の自然酸化膜を除去するため
のＨＦ溶液洗浄工程が必要ないため、ドープされたポリ
シリコン層の表面にドープされない層が形成されない。
従って、タングステン原子がシリコン原子より多く含有
される。
形成時にドープされたポリシリコン層２３を大気中にさ
らすことがないから、従来の自然酸化膜を除去するため
のＨＦ溶液洗浄工程が必要ないため、ドープされたポリ
シリコン層の表面にドープされない層が形成されない。
従って、タングステン原子がシリコン原子より多く含有
される。
【００１５】４００〜１１００℃の温度（最も好ましく
は９００〜１０００℃）で窒素Ｎ2又はアルゴンＡｒ又
はＮＨ3 等の窒素原子を含むガス雰囲気で３０秒間急速
熱処理（ＲＴＡ）を行う。このとき、第１タングステン
シリサイド層２４に多く含有されたタングステン原子と
ドープされたポリシリコン層２３とが反応して、正方(t
etragonal phase)結晶構造を持つ第２タングステンシリ
サイド層２４ａが図３ｂに示すように形成される。この
ようにして形成された正方結晶構造の第２タングステン
シリサイド層２４ａは、従来のシリコン過剰含有のタン
グステンシリサイドを用いて熱処理する方法によるもの
より固有抵抗が減少する。そして、第１タングステンシ
リサイド層２４を窒素原子を含むガス雰囲気で熱処理す
る過程で、第２タングステンシリサイド層２４ａの表面
にシリコン窒化膜２５が形成されるが、これはポリシリ
コン層２３のＮ型又はＰ型のドーパントの拡散を防止す
るだけでなく、保護膜として用いることができる。
は９００〜１０００℃）で窒素Ｎ2又はアルゴンＡｒ又
はＮＨ3 等の窒素原子を含むガス雰囲気で３０秒間急速
熱処理（ＲＴＡ）を行う。このとき、第１タングステン
シリサイド層２４に多く含有されたタングステン原子と
ドープされたポリシリコン層２３とが反応して、正方(t
etragonal phase)結晶構造を持つ第２タングステンシリ
サイド層２４ａが図３ｂに示すように形成される。この
ようにして形成された正方結晶構造の第２タングステン
シリサイド層２４ａは、従来のシリコン過剰含有のタン
グステンシリサイドを用いて熱処理する方法によるもの
より固有抵抗が減少する。そして、第１タングステンシ
リサイド層２４を窒素原子を含むガス雰囲気で熱処理す
る過程で、第２タングステンシリサイド層２４ａの表面
にシリコン窒化膜２５が形成されるが、これはポリシリ
コン層２３のＮ型又はＰ型のドーパントの拡散を防止す
るだけでなく、保護膜として用いることができる。
【００１６】図３ｃに示すように、ゲート電極を形成す
るためのマスクを用いて第２タングステンシリサイド層
２４ａ、ポリシリコン層２３、第１酸化膜２２を異方性
エッチングする。これにより、ゲートキャップシリサイ
ド層２４ｂ、ゲート電極２３ａ、ゲート酸化膜２２ａが
形成される。そして、半導体基板２１のゲート電極２３
ａの両側にＬＤＤ領域２６を形成し、全面に第２酸化膜
を堆積し、異方性エッチングで第２酸化膜を除去してゲ
ートキャップ窒化膜２５ａ、ゲートキャップタングステ
ンシリサイド膜２４ｂ、ゲート電極２３ａ、ゲート酸化
膜２２ａの側面に側壁酸化膜２７を形成する。この後、
ゲート電極２３ａを除いた側壁絶縁膜２７の両側の半導
体基板２１に高濃度不純物イオンを注入してソース／ド
レイン領域２８を形成する。
るためのマスクを用いて第２タングステンシリサイド層
２４ａ、ポリシリコン層２３、第１酸化膜２２を異方性
エッチングする。これにより、ゲートキャップシリサイ
ド層２４ｂ、ゲート電極２３ａ、ゲート酸化膜２２ａが
形成される。そして、半導体基板２１のゲート電極２３
ａの両側にＬＤＤ領域２６を形成し、全面に第２酸化膜
を堆積し、異方性エッチングで第２酸化膜を除去してゲ
ートキャップ窒化膜２５ａ、ゲートキャップタングステ
ンシリサイド膜２４ｂ、ゲート電極２３ａ、ゲート酸化
膜２２ａの側面に側壁酸化膜２７を形成する。この後、
ゲート電極２３ａを除いた側壁絶縁膜２７の両側の半導
体基板２１に高濃度不純物イオンを注入してソース／ド
レイン領域２８を形成する。
【００１７】次に、ビットライン配線に使用される本発
明の第２実施形態の半導体デバイスの製造方法を説明す
る。図４ａに示すように、Ｐ型半導体基板２１の所定領
域にＮ型不純物イオンを注入してＮ型不純物注入層２９
を形成する。そして、全面に酸化膜又は窒化膜で層間絶
縁膜３１を堆積する。そして、Ｎ型不純物注入層２９が
露出されるよう層間絶縁層３１を異方性エッチングして
Ｎ型不純物注入層２９上にコンタクトホール３０を形成
する。図４ｂに示すように、コンタクトホール３０内の
表面及び層間絶縁層３１上にポリシリコン層３２を堆積
する。このとき、ポリシリコン層３２は、Ｈ2 内に５０
％のＳｉＨ４と１％のＰＨ３を含有させたガスをソース
ガスとして使用して堆積する。
明の第２実施形態の半導体デバイスの製造方法を説明す
る。図４ａに示すように、Ｐ型半導体基板２１の所定領
域にＮ型不純物イオンを注入してＮ型不純物注入層２９
を形成する。そして、全面に酸化膜又は窒化膜で層間絶
縁膜３１を堆積する。そして、Ｎ型不純物注入層２９が
露出されるよう層間絶縁層３１を異方性エッチングして
Ｎ型不純物注入層２９上にコンタクトホール３０を形成
する。図４ｂに示すように、コンタクトホール３０内の
表面及び層間絶縁層３１上にポリシリコン層３２を堆積
する。このとき、ポリシリコン層３２は、Ｈ2 内に５０
％のＳｉＨ４と１％のＰＨ３を含有させたガスをソース
ガスとして使用して堆積する。
【００１８】次いで、図４ｃに示すように、ポリシリコ
ン層３２が堆積された半導体基板２１を大気にさらすこ
となく第１タングステンシリサイド層３３を堆積するた
めのチャンバへ移送し、ポリシリコン層３２上に第１タ
ングステンシリサイド層３３を形成する。第１タングス
テンシリサイド層３３の堆積は、図３と同様にソースガ
スとしてＷＦ6とＳｉＨ2Ｃｌ2或いはＷＦ6とＳｉＨ4 を
用いる。ソースガスとしてＷＦ6 とＳｉＨ2Ｃｌ2を用い
る場合には、流量をそれぞれ４ｓｃｃｍ、１７５ｓｃｃ
ｍとし、堆積圧力は０．９Torrと固定した後、蒸着温度
を５００℃から６００℃に変化させながらタングステン
が過剰に含有されたタングステンシリサイド層を堆積さ
せる。すなわち、ＷＳｉx において０．５＜Ｘ＜２の条
件を有するようにする。この際、蒸着温度を５５５℃以
下の温度で第１タングステンシリサイド層３３を堆積す
ると第１タングステンシリサイド層３３は非晶質状態と
され、５５５℃以上の温度で第１タングステンシリサイ
ド層３３を堆積すると非晶質状態と結晶質状態が共存さ
れる。
ン層３２が堆積された半導体基板２１を大気にさらすこ
となく第１タングステンシリサイド層３３を堆積するた
めのチャンバへ移送し、ポリシリコン層３２上に第１タ
ングステンシリサイド層３３を形成する。第１タングス
テンシリサイド層３３の堆積は、図３と同様にソースガ
スとしてＷＦ6とＳｉＨ2Ｃｌ2或いはＷＦ6とＳｉＨ4 を
用いる。ソースガスとしてＷＦ6 とＳｉＨ2Ｃｌ2を用い
る場合には、流量をそれぞれ４ｓｃｃｍ、１７５ｓｃｃ
ｍとし、堆積圧力は０．９Torrと固定した後、蒸着温度
を５００℃から６００℃に変化させながらタングステン
が過剰に含有されたタングステンシリサイド層を堆積さ
せる。すなわち、ＷＳｉx において０．５＜Ｘ＜２の条
件を有するようにする。この際、蒸着温度を５５５℃以
下の温度で第１タングステンシリサイド層３３を堆積す
ると第１タングステンシリサイド層３３は非晶質状態と
され、５５５℃以上の温度で第１タングステンシリサイ
ド層３３を堆積すると非晶質状態と結晶質状態が共存さ
れる。
【００１９】第１タングステンシリサイド層３３の形成
時にドープされたポリシリコン層３２を大気中にさらす
ことないから、従来のような自然酸化膜を除去するため
のＨＦ溶液洗浄工程が必要ないため、ドープされたポリ
シリコン層の表面にドープされない層が形成されない。
従って、タングステン原子がシリコン原子より多く含有
される。
時にドープされたポリシリコン層３２を大気中にさらす
ことないから、従来のような自然酸化膜を除去するため
のＨＦ溶液洗浄工程が必要ないため、ドープされたポリ
シリコン層の表面にドープされない層が形成されない。
従って、タングステン原子がシリコン原子より多く含有
される。
【００２０】図４ｄに示すように、４００〜１１００℃
の温度（最も好ましくは９００〜１０００℃）で窒素Ｎ
2又はアルゴンＡｒ又はＮＨ3等の窒素原子を含むガス雰
囲気で３０秒間急速熱処理を行う。このとき、第１タン
グステンシリサイド層３３に多く含有されたタングステ
ン原子とドープされたポリシリコン層３２とが反応し
て、正方結晶構造を持つ第２タングステンシリサイド層
３３ａが形成される。このようにして形成された正方結
晶構造を有する第２タングステンシリサイド層３３ａ
は、従来のシリコン過剰含有のタングステンシリサイド
を用いて熱処理する方法によるものより固有抵抗が減少
する。その理由は、第２タングステンシリサイド層３３
ａのグレーンサイズ(grain size)が従来のタングステン
シリサイド層のグレーンサイズより大きいからである。
の温度（最も好ましくは９００〜１０００℃）で窒素Ｎ
2又はアルゴンＡｒ又はＮＨ3等の窒素原子を含むガス雰
囲気で３０秒間急速熱処理を行う。このとき、第１タン
グステンシリサイド層３３に多く含有されたタングステ
ン原子とドープされたポリシリコン層３２とが反応し
て、正方結晶構造を持つ第２タングステンシリサイド層
３３ａが形成される。このようにして形成された正方結
晶構造を有する第２タングステンシリサイド層３３ａ
は、従来のシリコン過剰含有のタングステンシリサイド
を用いて熱処理する方法によるものより固有抵抗が減少
する。その理由は、第２タングステンシリサイド層３３
ａのグレーンサイズ(grain size)が従来のタングステン
シリサイド層のグレーンサイズより大きいからである。
【００２１】このように、熱処理を行うと、グレーンサ
イズが大きくなるとともに、第１タングステンシリサイ
ド層３３を窒素原子を含むガス雰囲気で熱処理するの
で、第１タングステンシリサイド層３３のシリコン原子
が第１タングステンシリサイド層３３の表面に偏析する
ことにより、第２タングステンシリサイド層３３ａの表
面にシリコン窒化膜３４を形成する。これにより、ポリ
シリコン層３２が消耗されて厚さが薄くなる。このシリ
コン窒化膜３４は、ポリシリコン層３２のＮ型ドーパン
ト又はＰ型ドーパントの拡散を防止する。
イズが大きくなるとともに、第１タングステンシリサイ
ド層３３を窒素原子を含むガス雰囲気で熱処理するの
で、第１タングステンシリサイド層３３のシリコン原子
が第１タングステンシリサイド層３３の表面に偏析する
ことにより、第２タングステンシリサイド層３３ａの表
面にシリコン窒化膜３４を形成する。これにより、ポリ
シリコン層３２が消耗されて厚さが薄くなる。このシリ
コン窒化膜３４は、ポリシリコン層３２のＮ型ドーパン
ト又はＰ型ドーパントの拡散を防止する。
【００２２】又、図４ｄの急速熱処理工程前に第１タン
グステンシリサイド３３内へイオンを注入して第１タン
グステンシリサイド層３３の結晶質層を非晶質化するこ
とができる。すなわち、結晶質層内にリンＰ、ボロン
Ｂ、又はヒ素Ａｓイオンを注入する。その際、イオン注
入の濃度(dose)は１Ｅ１５〜５Ｅ１５ｃｍ-3であり、注
入エネルギーは、Ｐの場合は４５〜５５ＫｅＶであり、
Ｂの場合は１０〜２０ＫｅＶであり、Ａｓの場合は５５
〜６５ＫｅＶである。
グステンシリサイド３３内へイオンを注入して第１タン
グステンシリサイド層３３の結晶質層を非晶質化するこ
とができる。すなわち、結晶質層内にリンＰ、ボロン
Ｂ、又はヒ素Ａｓイオンを注入する。その際、イオン注
入の濃度(dose)は１Ｅ１５〜５Ｅ１５ｃｍ-3であり、注
入エネルギーは、Ｐの場合は４５〜５５ＫｅＶであり、
Ｂの場合は１０〜２０ＫｅＶであり、Ａｓの場合は５５
〜６５ＫｅＶである。
【００２３】本発明により形成された第２タングステン
シリサイド層３３ａは、第２タングステンシリサイド層
３３ａ形成前から半導体基板２１上に存するシリコン原
子が熱処理時に半導体基板２１と過度の反応を生じるこ
とで工程の途中で欠陥が発生する虞がないという点で、
従来のタングステンを熱処理して形成するタングステン
シリサイド層ＷＳｉ2 より優秀である。このような方法
により本発明の第２実施形態の半導体デバイスの製造方
法を完了する。
シリサイド層３３ａは、第２タングステンシリサイド層
３３ａ形成前から半導体基板２１上に存するシリコン原
子が熱処理時に半導体基板２１と過度の反応を生じるこ
とで工程の途中で欠陥が発生する虞がないという点で、
従来のタングステンを熱処理して形成するタングステン
シリサイド層ＷＳｉ2 より優秀である。このような方法
により本発明の第２実施形態の半導体デバイスの製造方
法を完了する。
【００２４】一方、本発明の第３実施形態は、ゲート電
極又はデータラインの形成方法において、金属シリサイ
ドの上・下面にシリコン層を形成したことである。図５
は、本発明の第３実施形態の金属シリサイド形成方法を
説明するための構造断面図である。ＩＣＴを用いて６６
０℃且つ８０Torrで１０００Åの厚さを有するように第
１ポリシリコン層４１を形成し、第１ポリシリコン層４
１をドープする。他の方法として、第１ポリシリコン層
４１を５０％のＳｉＨ4と１％のＰＨ3を含有したＨ2 ガ
スをソースガスを使用して堆積して、ドープされた第１
ポリシリコン層４１を形成してもよい。次いで、そのド
ープされたポリシリコン層４１が堆積された半導体基板
を大気中にさらすことなく（つまり、真空を破ることな
く）第１タングステンシリサイド層４２を堆積するため
のチャンバへ移送する。その後、ドープされた第１ポリ
シリコン層４１上に第１タングステンシリサイド層４２
を形成する。
極又はデータラインの形成方法において、金属シリサイ
ドの上・下面にシリコン層を形成したことである。図５
は、本発明の第３実施形態の金属シリサイド形成方法を
説明するための構造断面図である。ＩＣＴを用いて６６
０℃且つ８０Torrで１０００Åの厚さを有するように第
１ポリシリコン層４１を形成し、第１ポリシリコン層４
１をドープする。他の方法として、第１ポリシリコン層
４１を５０％のＳｉＨ4と１％のＰＨ3を含有したＨ2 ガ
スをソースガスを使用して堆積して、ドープされた第１
ポリシリコン層４１を形成してもよい。次いで、そのド
ープされたポリシリコン層４１が堆積された半導体基板
を大気中にさらすことなく（つまり、真空を破ることな
く）第１タングステンシリサイド層４２を堆積するため
のチャンバへ移送する。その後、ドープされた第１ポリ
シリコン層４１上に第１タングステンシリサイド層４２
を形成する。
【００２５】この第１タングステンシリサイド層４２
は、第１、第２実施形態と同じ方法で形成し、非晶質状
態又は共存状態（非晶質状態＋結晶質状態）のタングス
テン過剰含有のタングステンシリサイド層を形成する。
そして、その第１タングステンシリサイド層４２上に第
２ポリシリコン層４３を形成する。この第２ポリシリコ
ン層４３の厚さは、堆積されたタングステンシリサイド
層４２の０．０５〜０．４倍の厚さに堆積する。
は、第１、第２実施形態と同じ方法で形成し、非晶質状
態又は共存状態（非晶質状態＋結晶質状態）のタングス
テン過剰含有のタングステンシリサイド層を形成する。
そして、その第１タングステンシリサイド層４２上に第
２ポリシリコン層４３を形成する。この第２ポリシリコ
ン層４３の厚さは、堆積されたタングステンシリサイド
層４２の０．０５〜０．４倍の厚さに堆積する。
【００２６】そして、４００〜１１００℃の温度で３０
秒間急速熱処理を行う。その際、第１タングステンシリ
サイド層４２に多く含有されたタングステン原子とドー
プされた第１、第２ポリシリコン層４１、４３とが反応
して、正方結晶構造の第２タングステンシリサイド層が
形成される。かかる第３実施形態により形成された正方
結晶構造の第２タングステンシリサイド層は、従来例よ
り固有抵抗が減少するだけでなく、第１、第２実施形態
よりも一層優れた特性を有する。すなわち、第１、第２
実施形態では、熱処理に際して第１タングステンシリサ
イド層の下側に形成されたポリシリコン層からシリコン
原子が第１タングステンシリサイド層へ拡散されてグレ
ーンサイズを大きくするため、第２タングステンシリサ
イド層が曲がる可能性がある。これに対して、第３実施
形態では、熱処理に際して第１、第２ポリシリコン共か
ら第１タングステンシリサイド層へシリコン原子が供給
されるため、曲る可能性がない。この際も、第１、第２
実施形態と同様に、金属及びドープ物質を種々に多様に
形成することができる。
秒間急速熱処理を行う。その際、第１タングステンシリ
サイド層４２に多く含有されたタングステン原子とドー
プされた第１、第２ポリシリコン層４１、４３とが反応
して、正方結晶構造の第２タングステンシリサイド層が
形成される。かかる第３実施形態により形成された正方
結晶構造の第２タングステンシリサイド層は、従来例よ
り固有抵抗が減少するだけでなく、第１、第２実施形態
よりも一層優れた特性を有する。すなわち、第１、第２
実施形態では、熱処理に際して第１タングステンシリサ
イド層の下側に形成されたポリシリコン層からシリコン
原子が第１タングステンシリサイド層へ拡散されてグレ
ーンサイズを大きくするため、第２タングステンシリサ
イド層が曲がる可能性がある。これに対して、第３実施
形態では、熱処理に際して第１、第２ポリシリコン共か
ら第１タングステンシリサイド層へシリコン原子が供給
されるため、曲る可能性がない。この際も、第１、第２
実施形態と同様に、金属及びドープ物質を種々に多様に
形成することができる。
【００２７】次に、このような方法により形成された本
実施形態の半導体デバイスの実験結果を分析したデータ
を図面に基づき説明する。図６は本発明の半導体デバイ
スの製造方法のうちポリシリコン層の堆積時のＰＨ3 の
流速の変化に従うタングステンシリサイド層ＷＳｉx の
固有抵抗の変化を示すグラフであり、図７はポリシリコ
ン層を堆積するためのスパッタ時間に対するＰＨ3 の流
速の変化に従うタングステンシリサイド層ＷＳｉx のシ
リコン原子／タングステン原子（Ｓｉ／Ｗ）の成分比の
変化を示すグラフであり、図８はタングステンシリサイ
ド層の蒸着温度に応ずるタングステンシリサイド層ＷＳ
ｉxの組成変化を示すグラフであり、図９はドープされ
たポリシリコン層に注入されるソースガスにより形成さ
れるタングステンシリサイド層の反応温度に応ずる形成
エネルギーの変化を示すグラフである。
実施形態の半導体デバイスの実験結果を分析したデータ
を図面に基づき説明する。図６は本発明の半導体デバイ
スの製造方法のうちポリシリコン層の堆積時のＰＨ3 の
流速の変化に従うタングステンシリサイド層ＷＳｉx の
固有抵抗の変化を示すグラフであり、図７はポリシリコ
ン層を堆積するためのスパッタ時間に対するＰＨ3 の流
速の変化に従うタングステンシリサイド層ＷＳｉx のシ
リコン原子／タングステン原子（Ｓｉ／Ｗ）の成分比の
変化を示すグラフであり、図８はタングステンシリサイ
ド層の蒸着温度に応ずるタングステンシリサイド層ＷＳ
ｉxの組成変化を示すグラフであり、図９はドープされ
たポリシリコン層に注入されるソースガスにより形成さ
れるタングステンシリサイド層の反応温度に応ずる形成
エネルギーの変化を示すグラフである。
【００２８】まず、ポリシリコン層の堆積時のＰＨ3 ガ
スの流速の変化に従うタングステンシリサイド層の固有
抵抗及び厚さの変化について説明する。図６に示すよう
に、ポリシリコン層のドープ時にＰの濃度が増加するほ
ど、つまりＰＨ3 の流速が増加するほどタングステンシ
リサイド層の厚さ（つまり、堆積速度）は減少し、更に
本発明のタングステンシリサイド層の固有抵抗も従来に
比べて著しく減少する。例えば、ＰＨ3 がないときのタ
ングステンシリサイド層の固有抵抗は９０５μΩ・ｃｍ
であり、ＰＨ3 の流速が１２０ｓｃｃｍ又は２４０ｓｃ
ｃｍであるときの固有抵抗はそれぞれ４１２μΩ・ｃ
ｍ、３１０μΩ・ｃｍである。
スの流速の変化に従うタングステンシリサイド層の固有
抵抗及び厚さの変化について説明する。図６に示すよう
に、ポリシリコン層のドープ時にＰの濃度が増加するほ
ど、つまりＰＨ3 の流速が増加するほどタングステンシ
リサイド層の厚さ（つまり、堆積速度）は減少し、更に
本発明のタングステンシリサイド層の固有抵抗も従来に
比べて著しく減少する。例えば、ＰＨ3 がないときのタ
ングステンシリサイド層の固有抵抗は９０５μΩ・ｃｍ
であり、ＰＨ3 の流速が１２０ｓｃｃｍ又は２４０ｓｃ
ｃｍであるときの固有抵抗はそれぞれ４１２μΩ・ｃ
ｍ、３１０μΩ・ｃｍである。
【００２９】又、ポリシリコン層の堆積時のＰＨ３の流
速の変化に従うタングステンシリサイド層のシリコン原
子／タングステン原子の成分比の変化について説明す
る。言い換えれば、ドープされたポリシリコン層上にタ
ングステンを堆積してタングステンシリサイド層を形成
する際、ポリシリコン層とタングステンシリサイド層と
の界面にタングステンの多く含有されたタングステンシ
リサイド層が形成される条件を、オージェ電子分光（Ａ
ＥＳ）を用いて分析した結果を説明する。図７に示すよ
うに、ＰＨ3 がポリシリコン層に加えられてポリシリコ
ン層のドープ濃度が高くなるほど、タングステンシリサ
イド層とポリシリコン層との界面ではシリコン原子／タ
ングステン原子の成分比（Ｓｉ／Ｗ）が小さな部分が表
れる。すなわち、同じスパッタ時間ではＰＨ3 の流速が
小さいときに一層多くタングステン原子を含有したタン
グステンシリサイド層が形成される。例えば、ＰＨ3 の
流速が２４０ｓｃｃｍであるときより６０ｓｃｃｍであ
るときに形成されたタングステンシリサイド層がタング
ステン原子を一層多く含有している。タングステンシリ
サイド層堆積の直後のシリコン原子／タングステン原子
の比が０．５〜２になるようにする。
速の変化に従うタングステンシリサイド層のシリコン原
子／タングステン原子の成分比の変化について説明す
る。言い換えれば、ドープされたポリシリコン層上にタ
ングステンを堆積してタングステンシリサイド層を形成
する際、ポリシリコン層とタングステンシリサイド層と
の界面にタングステンの多く含有されたタングステンシ
リサイド層が形成される条件を、オージェ電子分光（Ａ
ＥＳ）を用いて分析した結果を説明する。図７に示すよ
うに、ＰＨ3 がポリシリコン層に加えられてポリシリコ
ン層のドープ濃度が高くなるほど、タングステンシリサ
イド層とポリシリコン層との界面ではシリコン原子／タ
ングステン原子の成分比（Ｓｉ／Ｗ）が小さな部分が表
れる。すなわち、同じスパッタ時間ではＰＨ3 の流速が
小さいときに一層多くタングステン原子を含有したタン
グステンシリサイド層が形成される。例えば、ＰＨ3 の
流速が２４０ｓｃｃｍであるときより６０ｓｃｃｍであ
るときに形成されたタングステンシリサイド層がタング
ステン原子を一層多く含有している。タングステンシリ
サイド層堆積の直後のシリコン原子／タングステン原子
の比が０．５〜２になるようにする。
【００３０】次に、タングステンシリサイド層の堆積温
度の変化に応ずるタングステンシリサイド層の組成変化
を説明する。図８は同じ条件で温度のみを変化させて堆
積したタングステンシリサイド層ＷＳｉx をＸＲＤ(X-R
ay Diffraction)にて分析した結果である。図８に示す
ように、温度を５１０℃、５２５℃、５４０℃、５５５
℃、５７０℃、５８５℃、そして６００℃に次第に増加
させたとき、５５５℃以下で堆積したタングステンシリ
サイド層は非晶質特性を示した。５５５℃以上の温度で
堆積したタングステンシリサイド層は非晶質特性と結晶
質特性が共存する状態とされた。そして、タングステン
シリサイド層の２θ（角度）が３０゜、４０゜のとき、
Ｘ−ｒａｙの光強度が強く表れ、この角度でＸ−ｒａｙ
は回折する。そして、この際、タングステンシリサイド
層は（１１１）の結晶方位を示す。
度の変化に応ずるタングステンシリサイド層の組成変化
を説明する。図８は同じ条件で温度のみを変化させて堆
積したタングステンシリサイド層ＷＳｉx をＸＲＤ(X-R
ay Diffraction)にて分析した結果である。図８に示す
ように、温度を５１０℃、５２５℃、５４０℃、５５５
℃、５７０℃、５８５℃、そして６００℃に次第に増加
させたとき、５５５℃以下で堆積したタングステンシリ
サイド層は非晶質特性を示した。５５５℃以上の温度で
堆積したタングステンシリサイド層は非晶質特性と結晶
質特性が共存する状態とされた。そして、タングステン
シリサイド層の２θ（角度）が３０゜、４０゜のとき、
Ｘ−ｒａｙの光強度が強く表れ、この角度でＸ−ｒａｙ
は回折する。そして、この際、タングステンシリサイド
層は（１１１）の結晶方位を示す。
【００３１】以下、本発明により形成されたタングステ
ンシリサイド層の固有抵抗及びステップカバレージが優
秀な理由を、図８に基づき熱力学的に説明する。図９
は、ドープされたポリシリコン層とフッ化タングステン
ＷＦ6 ガスやＳｉＨ2Ｃｌ2ガスとの反応によりタングス
テンシリサイド層が形成される場合、反応温度に応ずる
形成エネルギー（ΔＧ）の変化を示す。ここで、ＷＦ6
とＰイオンとの反応によりタングステンＷとＰＦ5 を形
成する反応式（１）は次の通りである。 ５ＷＦ6＋６Ｐ→５Ｗ＋６ＰＦ5 ・・・（１） 又、タングステンシリサイド層ＷＳｉ２を形成するため
の反応式（２）は次の通りである。 ２ＷＦ6＋１０ＳｉＨ2Ｃｌ2→２ＷＳｉ2＋３ＳｉＦ4＋３ＳｉＣｌ4＋８ＨＣｌ ＋６Ｈ2・・・（２）
ンシリサイド層の固有抵抗及びステップカバレージが優
秀な理由を、図８に基づき熱力学的に説明する。図９
は、ドープされたポリシリコン層とフッ化タングステン
ＷＦ6 ガスやＳｉＨ2Ｃｌ2ガスとの反応によりタングス
テンシリサイド層が形成される場合、反応温度に応ずる
形成エネルギー（ΔＧ）の変化を示す。ここで、ＷＦ6
とＰイオンとの反応によりタングステンＷとＰＦ5 を形
成する反応式（１）は次の通りである。 ５ＷＦ6＋６Ｐ→５Ｗ＋６ＰＦ5 ・・・（１） 又、タングステンシリサイド層ＷＳｉ２を形成するため
の反応式（２）は次の通りである。 ２ＷＦ6＋１０ＳｉＨ2Ｃｌ2→２ＷＳｉ2＋３ＳｉＦ4＋３ＳｉＣｌ4＋８ＨＣｌ ＋６Ｈ2・・・（２）
【００３２】本発明のタングステンシリサイド層の形成
方法では、上記式（１）、（２）において、タングステ
ンＷとＰＦ5 を形成する反応（式１）がタングステンシ
リサイドを形成するための反応（式２）より先に生じ
る。これにより、最終的にタングステンを多く含有した
タングステンシリサイド層が形成される。その際、ＷＳ
ｉ2、ＰＦ5、ＷＦ6 の形成エンタルピ（ΔＨｆ）はそれ
ぞれ−３１．０、−２６５．７３、６２．４８［KJ/gra
m.atom］である。ＰＦ5 の形成エンタルピがＷＳｉ2又
はＷＦ6に比べて遥かに安定するため、ＷＳｉ2よりＰＦ
5が先に形成される。
方法では、上記式（１）、（２）において、タングステ
ンＷとＰＦ5 を形成する反応（式１）がタングステンシ
リサイドを形成するための反応（式２）より先に生じ
る。これにより、最終的にタングステンを多く含有した
タングステンシリサイド層が形成される。その際、ＷＳ
ｉ2、ＰＦ5、ＷＦ6 の形成エンタルピ（ΔＨｆ）はそれ
ぞれ−３１．０、−２６５．７３、６２．４８［KJ/gra
m.atom］である。ＰＦ5 の形成エンタルピがＷＳｉ2又
はＷＦ6に比べて遥かに安定するため、ＷＳｉ2よりＰＦ
5が先に形成される。
【００３３】更に、実験の結果、ドープされたポリシリ
コン層を大気中にさらす際に、ポリシリコン層の表面に
生じる自然酸化膜（Ｐ2Ｏ5）内のＰ原子による反応でも
タングステンが形成されるため、タングステンを多く含
有したタングステンシリサイド層が形成されることもあ
る。又、前記タングステンを多く含有したタングステン
シリサイド層は、Ｂ又はＡｓでドープされたポリシリコ
ン層を用いた工程でも形成される。まず、Ｂ又はＡｓで
ドープされたポリシリコン層上に反応副産物としてそれ
ぞれＢＦ3、ＡｓＦ3が生じる。このとき、各々の形成エ
ンタルピは−２７９．９７、−１９６．４４［KJ/gram.
atom］である。各々の形成エンタルピによりタングステ
ンＷがタングステンシリサイド層より先に形成されるた
め、タングステンが多く含有されたタングステンシリサ
イド層が形成される。
コン層を大気中にさらす際に、ポリシリコン層の表面に
生じる自然酸化膜（Ｐ2Ｏ5）内のＰ原子による反応でも
タングステンが形成されるため、タングステンを多く含
有したタングステンシリサイド層が形成されることもあ
る。又、前記タングステンを多く含有したタングステン
シリサイド層は、Ｂ又はＡｓでドープされたポリシリコ
ン層を用いた工程でも形成される。まず、Ｂ又はＡｓで
ドープされたポリシリコン層上に反応副産物としてそれ
ぞれＢＦ3、ＡｓＦ3が生じる。このとき、各々の形成エ
ンタルピは−２７９．９７、−１９６．４４［KJ/gram.
atom］である。各々の形成エンタルピによりタングステ
ンＷがタングステンシリサイド層より先に形成されるた
め、タングステンが多く含有されたタングステンシリサ
イド層が形成される。
【００３４】そして、このような熱力学的な原理によ
り、タングステンでなくチタンＴｉ、タンタルＴａを用
いてポリサイド層を形成してもよい。チタンＴｉを用い
た場合にはＴｉＣｌ4、ＴｉＩ2、ＳｉＨ4、ＳｉＨ2Ｃｌ
2 等をソースガスとして使用してＴｉＳｉ2を形成する
ことができ、タンタルＴａを用いた場合にはＴａＣ
ｌ5、ＳｉＨ4、ＳｉＨ2Ｃｌ2などをソースガスとして使
用してＴａＳｉ2を形成することができる。
り、タングステンでなくチタンＴｉ、タンタルＴａを用
いてポリサイド層を形成してもよい。チタンＴｉを用い
た場合にはＴｉＣｌ4、ＴｉＩ2、ＳｉＨ4、ＳｉＨ2Ｃｌ
2 等をソースガスとして使用してＴｉＳｉ2を形成する
ことができ、タンタルＴａを用いた場合にはＴａＣ
ｌ5、ＳｉＨ4、ＳｉＨ2Ｃｌ2などをソースガスとして使
用してＴａＳｉ2を形成することができる。
【００３５】
【発明の効果】上述したように、本発明の半導体デバイ
スの製造方法は以下のような効果がある。タングステン
が多量に含有されたタングステンシリサイド層の形成、
及びタングステンシリサイド層の形成後に熱処理工程
（特に、ＮＨ3 状態での急速熱処理工程）で形成される
シリコン窒化膜によってタングステンシリサイド層の固
有抵抗が減少し、これによりデバイスの動作特性がよく
なる。また、ポリシリコン層を形成エネルギーの大きな
リンＰ又はボロンＢ又はヒ素Ａｓイオンを用いてドープ
するため、ポリシリコン層上にタングステンシリサイド
層を形成する際、熱力学的な特性により先にタングステ
ンが形成される。これにより、タングステンが過剰に含
有されたタングステンシリサイド層が形成される。この
ため、高集積デバイスであればあるほどコンタクトホー
ルを埋めるタングステンシリサイド層の厚さが増加し
て、ステップカバレージの特性を改善することができ
る。さらに、タングステンシリサイド層の上下側にそれ
ぞれポリシリコンを形成した場合は、より平坦なタング
ステンシリサイド層が得られ、第２ポリシリコンを堆積
した後熱処理前に大気中に保管する際に、タングステン
シリサイド層の内部への酸素等の不純物拡散を確実に抑
制することにより薄膜特性が保存される。
スの製造方法は以下のような効果がある。タングステン
が多量に含有されたタングステンシリサイド層の形成、
及びタングステンシリサイド層の形成後に熱処理工程
（特に、ＮＨ3 状態での急速熱処理工程）で形成される
シリコン窒化膜によってタングステンシリサイド層の固
有抵抗が減少し、これによりデバイスの動作特性がよく
なる。また、ポリシリコン層を形成エネルギーの大きな
リンＰ又はボロンＢ又はヒ素Ａｓイオンを用いてドープ
するため、ポリシリコン層上にタングステンシリサイド
層を形成する際、熱力学的な特性により先にタングステ
ンが形成される。これにより、タングステンが過剰に含
有されたタングステンシリサイド層が形成される。この
ため、高集積デバイスであればあるほどコンタクトホー
ルを埋めるタングステンシリサイド層の厚さが増加し
て、ステップカバレージの特性を改善することができ
る。さらに、タングステンシリサイド層の上下側にそれ
ぞれポリシリコンを形成した場合は、より平坦なタング
ステンシリサイド層が得られ、第２ポリシリコンを堆積
した後熱処理前に大気中に保管する際に、タングステン
シリサイド層の内部への酸素等の不純物拡散を確実に抑
制することにより薄膜特性が保存される。
【図１】 従来の第１方法の半導体デバイスの製造方法
を示す工程断面図。
を示す工程断面図。
【図２】 従来の第２方法の半導体デバイスの製造方法
を示す工程断面図。
を示す工程断面図。
【図３】 本発明の第１実施形態の半導体デバイスの製
造方法を示す工程断面図。
造方法を示す工程断面図。
【図４】 本発明の第２実施形態の半導体デバイスの製
造方法を示す工程断面図。
造方法を示す工程断面図。
【図５】 本発明の第３実施形態の金属シリサイド形成
方法を示す断面図。
方法を示す断面図。
【図６】 本発明の半導体デバイスの製造方法中のポリ
シリコン層の堆積時のＰＨ３の流速の変化によるタング
ステンシリサイド層（ＷＳｉx ）の固有抵抗の変化を示
すグラフ。
シリコン層の堆積時のＰＨ３の流速の変化によるタング
ステンシリサイド層（ＷＳｉx ）の固有抵抗の変化を示
すグラフ。
【図７】 本発明のポリシリコン層を堆積するためのス
パッタ時間に対するＰＨ3 の流速の変化によるタングス
テンシリサイド層（ＷＳｉx ）のシリコン原子／タング
ステン原子（Ｓｉ／Ｗ）の成分比の変化を示すグラフ。
パッタ時間に対するＰＨ3 の流速の変化によるタングス
テンシリサイド層（ＷＳｉx ）のシリコン原子／タング
ステン原子（Ｓｉ／Ｗ）の成分比の変化を示すグラフ。
【図８】 本発明のタングステンシリサイド層の堆積温
度によるタングステンシリサイド層（ＷＳｉx）の組成
変化を示すグラフ。
度によるタングステンシリサイド層（ＷＳｉx）の組成
変化を示すグラフ。
【図９】 本発明のドープされたポリシリコン層に注入
されるソースガスにより形成されるタングステンシリサ
イド層の反応温度に従う形成エネルギーの変化を示すグ
ラフ。
されるソースガスにより形成されるタングステンシリサ
イド層の反応温度に従う形成エネルギーの変化を示すグ
ラフ。
２１ 半導体基板 ２２ 第１酸化膜 ２２ａ ゲート酸化膜 ２３、３２、４１、４３ ポリシリコン層 ２３ａ ゲート電極 ２４、３３、４２ 第１タングステンシリサイド層 ２４ａ、３３ａ 第２タングステンシリサイド層 ２４ｂ ゲートキャップタングステンシリサイド膜 ２５、３４ シリコン窒化膜 ２５ａ ゲートキャップ窒化膜 ２６ ＬＤＤ領域 ２７ 側壁絶縁膜 ２８ ソース／ドレイン領域 ２９ Ｎ型不純物注入層 ３０ コンタクトホール ３１ 層間絶縁層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ビョン・ハク・イ 大韓民国・チュンチョンブク−ド・チョン ズ−シ・フンドク−ク・ヒャンジョン−ド ン・50
Claims (14)
- 【請求項１】 基板上にドープされたシリコン層を形成
する工程と、 前記ドープされたシリコン層上に金属の過剰に含有され
たシリサイド層を形成する工程と、を備えることを特徴
とする半導体デバイスの製造方法。 - 【請求項２】 ＳｉＨ4とＰＨ3を含有したソースガスを
使用してシリコン層にリンイオンがドープされることを
特徴とする請求項１記載の半導体デバイスの製造方法。 - 【請求項３】 ソースガスとしてＷＦ6とＳｉＨ4或いは
ＷＦ6とＳｉＨ2Ｃｌ2 を用いて前記シリサイド層にタン
グステンを過剰含有させることを特徴とする請求項２記
載の半導体デバイスの製造方法。 - 【請求項４】 ソースガスとしてＴｉＣｌ4、ＴｉＩ2、
ＳｉＨ4、ＳｉＨ2Ｃｌ2 を用いて前記シリサイド層にチ
タンＴｉを過剰含有させることを特徴とする請求項２記
載の半導体デバイスの製造方法。 - 【請求項５】 ソースガスとしてＴａＣｌ5、ＳｉＨ4、
ＳｉＨ2Ｃｌ2を用いて前記シリサイド層にタンタルＴａ
を過剰含有させれることを特徴とする請求項２記載の半
導体デバイスの製造方法。 - 【請求項６】 前記金属の過剰含有されたシリサイド層
は、非晶質状態に堆積することを特徴とする請求項１記
載の半導体デバイスの製造方法。 - 【請求項７】 前記ドープされたポリシリコン層上に金
属の過剰含有されたシリサイド層を形成する際、前記ド
ープされたシリコン層が空気中に露出されないように真
空を破ることなくシリサイド層を形成するためのチャン
バへ移送することを特徴とする請求項１記載の半導体デ
バイスの製造方法。 - 【請求項８】 前記金属シリサイドは、金属Ｍ／シリコ
ンＳｉの比率がＭＳｉx において０．５＜Ｘ＜２の条件
を有するよう形成することを特徴とする請求項１記載の
半導体デバイスの製造方法。 - 【請求項９】 基板上にドープされたシリコン層を形成
する工程と、 前記ドープされたシリコン層上に、非晶質状態と結晶質
状態とが共存する金属が過剰含有されたシリサイド層を
形成する工程と、を備えることを特徴とする半導体デバ
イスの製造方法。 - 【請求項１０】 前記シリサイド層を５５５℃以上の堆
積温度で堆積して非晶質状態と結晶質状態とが共存す
る、金属が過剰含有されたシリサイド層を形成すること
を特徴とする請求項９記載の半導体デバイスの製造方
法。 - 【請求項１１】 前記非晶質状態と結晶質状態とが共存
する金属が過剰含有されたシリサイド層にイオンを注入
して前記シリサイド層の結晶質を非晶質化させる工程を
更に備えることを特徴とする請求項９記載の半導体デバ
イスの製造方法。 - 【請求項１２】 半導体基板にドープされた第１シリコ
ン層を形成する工程と、 前記ドープされた第１シリコン層上に金属の過剰含有さ
れた金属シリサイド層を形成する工程と、 前記金属の過剰含有された金属シリサイド層上に第２シ
リコン層を形成する工程と、を備えることを特徴とする
半導体デバイスの製造方法。 - 【請求項１３】 基板上に不純物のドープされたシリコ
ン層を形成する工程と、 ソースガスを供給して前記シリコン層の不純物と前記ソ
ースガスとを反応させて、前記シリコン層上にシリサイ
ド層を形成する工程と、を備えることを特徴とする半導
体デバイスの製造方法。 - 【請求項１４】 前記ソースガスは第１及び第２ガスを
含み、前記第１ガスと前記シリコン層の不純物との金属
偏析反応及び前記第１及び第２ガスのシリサイド化反応
により、金属の過剰含有されたシリサイド層を形成する
ことを特徴とする請求項１３記載の半導体デバイスの製
造方法。
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970046808A KR19990025246A (ko) | 1997-09-11 | 1997-09-11 | 반도체 소자의 제조방법 |
| KR49798/1997 | 1997-09-29 | ||
| KR46808/1997 | 1997-09-29 | ||
| KR1019970049798A KR100463597B1 (ko) | 1997-09-29 | 1997-09-29 | 반도체소자의제조방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1197389A true JPH1197389A (ja) | 1999-04-09 |
Family
ID=26633078
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9368872A Pending JPH1197389A (ja) | 1997-09-11 | 1997-12-29 | 半導体デバイスの製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6221762B1 (ja) |
| JP (1) | JPH1197389A (ja) |
| TW (1) | TW396646B (ja) |
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|---|---|---|---|---|
| KR100328826B1 (ko) * | 1999-07-09 | 2002-03-14 | 박종섭 | 반도체 소자의 배선형성방법 |
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