JP3976577B2 - ゲート電極の製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、特に、半導体デバイスの動作速度の低下を抑える低抵抗ゲート電極の製造方法に関する。
【０００２】
【従来の技術】
大規模集積回路（ＬＳＩ）その他の半導体デバイスの分野においては、ゲート電極の低抵抗化を実現するために、種々の提案がなされてきた。
【０００３】
例えば、ゲート酸化膜上にアルミニウム（Ａｌ）その他の金属からなるゲート電極を形成したメタルゲート構造が提案されている。
【０００４】
このメタルゲート構造によれば、ゲート電極を低抵抗化することが可能であるが、ゲート電極の耐熱性が低下する。このため、ゲート電極形成後にトランジスタの信頼性や性能を高めるための高温熱処理を行うことができないという問題点があった。
【０００５】
また、ゲート酸化膜上に不純物ドープ多結晶シリコン（ＤＯＰＯＳ：Ｄｏｐｅｄ Ｐｏｌｙ−Ｓｉｌｉｃｏｎ）層を形成したシリコンゲート構造が知られている。
【０００６】
このシリコンゲート構造によれば、デバイスの製造プロセスの初期段階において、ゲート酸化膜の形成に続いてゲート電極を形成することができ、ダストによるゲート酸化膜の汚染を防止することができるという利点がある。しかしながら、層抵抗（シート抵抗）が大きいため、ゲート電極の低抵抗化には限界がある。
【０００７】
そこで、ゲート電極の低抵抗化を促進するために、ゲート酸化膜上にＤＯＰＯＳ層を薄く形成し、このＤＯＰＯＳ層上にタングステンシリサイド（ＷＳｉ2）その他の高融点金属シリサイド層を形成したポリサイドゲートが知られている。ポリサイドゲートは、上記のシリコンゲートと比較して、低抵抗化が容易であり、かつ、耐熱性も有しているため、近年のＭＯＳデバイスでは広く使用されている。
【０００８】
一方、ゲート電極の低抵抗化を促進するため、ゲート酸化膜上に薄く形成したＤＯＰＯＳ層上に高融点金属層（例えば、Ｗ層）を形成するゲート電極構造（ポリメタルゲート）も知られている。
【０００９】
このようなゲート電極構造によると、シリコンゲートやポリサイドゲートと比較して、シート抵抗が小さくなり、ＭＯＳデバイスその他の半導体デバイスの応答速度を向上させることが可能である。しかしながら、高温の熱処理により高融点金属層がＤＯＰＯＳ層と反応して、ＤＯＰＯＳ層の不純物濃度が低下するという問題点、さらには、高融点金属層から金属原子が拡散するという問題点が発生する。
【００１０】
そこで、高融点金属層とＤＯＰＯＳ層との間に窒化タングステン（ＷＮ）その他の高融点金属ナイトライド層を形成して、高温熱処理時の反応を抑えるためのゲート電極構造が特開平１１−２３３４５１号公報に記載されている。
【００１１】
このゲート電極構造においては、ＤＯＰＯＳ層上に高融点金属ナイトライド層を形成した後に熱処理を行う。これにより、高融点金属ナイトライド層中の過剰な窒素成分を除去し、高融点金属ナイトライド層全体をＷＳｉＮ等の高融点金属シリサイドナイトライド層に組成を変更する。
【００１２】
しかしながら、ＤＯＰＯＳ層上に高融点金属ナイトライド層を形成した状態で熱処理を行うと、高融点金属ナイトライド層がＤＯＰＯＳ層のシリコン（Ｓｉ）と強く反応して、膜厚の大きい高融点金属シリサイドナイトライド層が形成される。高融点金属シリサイドナイトライド層は、良好なバリア性を有するものの、組成もしくは積層膜の構成によっては界面抵抗が大きく、高抵抗になる。このため、高融点金属シリサイドナイトライド層の膜厚が厚くなるほど、ゲート電極構造の低抵抗化を図ることは難しくなる。
【００１３】
【発明が解決しようとする課題】
図１４にポリサイドゲート構造を有するゲート電極及びその製造プロセスの一例を示す。
【００１４】
図１４（Ｃ）に示すように、ゲート電極５０は、シリコン基板５１の表面にゲート酸化膜として形成された二酸化シリコン膜５２上に形成されたＤＯＰＯＳ層５３と、ＤＯＰＯＳ層５３上に形成されたＷＳｉ2層５４と、ＷＳｉ2層５４上に形成されたＳｉＮ層５５と、ＤＯＰＯＳ層５３及びＷＳｉ2層５４の側壁を覆って形成された酸化膜５６ａと、ＳｉＮ層５５の側壁及び酸化膜５６ａを覆って形成されたサイドウォール５７と、からなっている。
【００１５】
図１４（Ａ）に示すように、ＤＯＰＯＳ層５３とＷＳｉ2層５４とＳｉＮ層５５との積層体５９を形成した後、積層体５９に対して酸素雰囲気中で熱処理を行うと、すなわち、酸化処理（ＲＴＯ：Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ｏｘｉｄａｔｉｏｎ）を行うと、図１４（Ｂ）に示すように、ＤＯＰＯＳ層５３とＷＳｉ2層５４の各側壁が酸化され、酸化膜５６ａが形成されるとともに、シリコン基板５１の一部が酸化され、酸化膜５６ｂが形成される。
【００１６】
次いで、シリコン基板５１のＮＭＯＳまたはＰＭＯＳ形成領域をレジスト膜で被覆し、酸化膜５６ａを含む積層体５９をマスクとして、シリコン基板５１に対してイオン注入を行う。
【００１７】
すなわち、ＮＭＯＳ形成領域には、例えば、ヒ素（Ａｓ）を注入し、ＰＭＯＳ形成領域には、例えば、二フッ化ボロン（ＢＦ2）を注入する。これにより、積層体５９に対応してシリコン基板５１にＬＤＤ（Ｌｏｗ−Ｄｏｐｅｄ−Ｄｒａｉｎ）の低濃度イオン注入層５８ａが形成される。
【００１８】
次いで、積層体５９の全面に、例えば、シリコン窒化膜を成膜し、このシリコン窒化膜をエッチバックすることによって、図１４（Ｃ）に示すように、積層体５９の側面にサイドウォール５７を形成する。
【００１９】
次いで、シリコン基板５１のＮＭＯＳまたはＰＭＯＳ形成領域をレジスト膜で被覆し、サイドウォール５７を含む積層体５９をマスクとして、低濃度イオン注入層５８ａの形成の場合と同様にして、イオン注入を行い、高濃度拡散層５８ｂを形成する。
【００２０】
このようなポリサイトゲート構造のゲート電極５０は、ゲートエッチングやイオン注入によるシリコン基板５１のダメージの回復と、注入された不純物の活性化に必要な高温熱処理の耐性とを有しているものであるが、以下のような問題点を有していた。
【００２１】
トランジスタの微細化に伴い、トランジスタの配線技術として、ＳＡＣ（Ｓｅｌｆ−Ａｌｉｇｎ−Ｃｏｎｔａｃｔ）構造が用いられることが多くなっている。
【００２２】
ＳＡＣ構造にするためには、図１４（Ｃ）に示したように、積層体５９の側壁にシリコン窒化膜（ＳｉＮ）からなるサイドウォール５７を形成する必要がある。ただし、ＤＯＰＯＳ層５３の側壁に直接にシリコン窒化膜のサイドウォール５７を形成すると、ホットエレクトロン（Ｈｏｔ−Ｅｌｅｃｔｒｏｎ）耐性が低下し、トランジスタの信頼性を著しく損なう。このため、一般的には、ＤＯＰＯＳ層５３の側壁を酸化した後に、シリコン窒化膜のサイドウォール５７が形成される。
【００２３】
この場合、ＤＯＰＯＳ層５３の側壁を酸化するために、ファーネス炉による長時間の高温処理（例えば、１時間、摂氏１０００度）を行うと、シリコン基板５１に注入された不純物が水平方向に広がり、微細トランジスタの形成が困難となり、ひいては、トランジスタの集積度も低下する。このため、ＤＯＰＯＳ層５３の側壁の酸化には、短時間で瞬時に酸化を行うＲＴＯ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ｏｘｉｄａｔｉｏｎ）が用いられ、例えば、ランプアニーラを用いてＲＴＯが行われる。
【００２４】
シリコン基板５１の酸化レートはＤＯＰＯＳ層５３及びＷＳｉ2層５４の各酸化レートよりも小さい。すなわち、シリコン基板５１よりもＤＯＰＯＳ層５３及びＷＳｉ2層５４の各側壁の方が酸化されやすい。このため、ＲＴＯを行う場合、積層体５９を形成してからすぐにＲＴＯを行うと、ＤＯＰＯＳ層５３及びＷＳｉ2層５４の各側壁が、図１４（Ｂ）に示すように、水平方向に突出する結果となる。ＷＳｉ2層５４は特に酸化されやすく、結晶粒が成長するため、ＷＳｉ2層５４の側壁上における酸化膜５６ａは湾曲した状態で突出する。
【００２５】
このようにＷＳｉ2層５４の側壁上における酸化膜５６ａが突出して形成されると、ＬＤＤの低濃度イオン注入層５８ａは、図１４（Ｂ）に示すように、突出した酸化膜５６ａの先端の直下の地点からしか形成されないことになる。この結果、予定されていたゲート長Ｌ１がゲート長Ｌ２として形成されることになり、ゲート長が大幅に延びてしまうこととなる。このようなゲート長の延長はトランジスタの微細性と高速性を著しく損なう。
【００２６】
また、突出して形成された酸化膜５６ａは以下に述べるような問題点をも引き起こす原因となる。
【００２７】
図１５は、図１４（Ｃ）に示した工程後に実施される工程を示す断面図である。
【００２８】
積層体５９の側壁にサイドウォール５７を形成した後、シリコン基板５１上に層間絶縁膜６０を堆積する。
【００２９】
次いで、フォトリソグラフィー及びドライエッチングにより、層間絶縁膜６０にコンタクトホールを形成した後、コンタクトホールに金属またはポリシリコンを埋め込み、コンタクトプラグ６１を形成する。
【００３０】
層間絶縁膜６０の表面を平坦化した後、層間絶縁膜６０上に配線層６２を形成する。
【００３１】
酸化膜５６ａ上に形成されるサイドウォール５７の形状も酸化膜５６ａの円弧形状を反映するため、図１５に示すように、サイドウォール５７も、酸化膜５６ａのＷＳｉ2層５４に対応した部分が水平方向に突出した形状を有することとなる。
【００３２】
この結果、層間絶縁膜６０を形成する際に、隣接するゲート電極５０のサイドウォール５７の間に層間絶縁膜６０の埋め込み不良に起因するボイド６３が形成される。このようにして形成されるボイド６３にもコンタクトプラグ６１の形成材料（金属またはポリシリコン）が埋め込まれることとなる結果として、ゲート電極５０の長手方向（図１５の紙面と直交する方向）において隣接するコンタクトホールをショートさせるという問題を引き起こす。
【００３３】
本発明はこのような問題点に鑑みてなされたものであり、ポリサイドゲート構造を有するゲート電極において、ゲート電極の側壁に形成される酸化膜の水平方向への突出を防止し、ひいては、トランジスタの微細性及び高速性を維持することを可能にするゲート電極の製造方法を提供することを目的とする。
【００３４】
【課題を解決するための手段】
この目的を達成するため、本発明は、半導体基板上にゲート酸化膜を形成する過程と、前記ゲート酸化膜上に、ポリシリコン層と、高融点金属シリサイド層と、ＳｉＮ層とがこの順番に積層された積層体を形成する第１の過程と、窒素雰囲気中で前記積層体を熱処理し、前記ポリシリコン層と前記高融点金属シリサイド層の側壁部分にのみＳｉＮ皮膜を形成する第２の過程と、前記半導体基板及び前記積層体を酸化し、前記ＳｉＮ皮膜と前記ポリシリコン層の側壁との間、前記ＳｉＮ皮膜と前記高融点金属シリサイド層の側壁との間、および、前記半導体基板の表面に、酸化膜を形成する第３の過程と、を備えるゲート電極の製造方法を提供する。
【００３５】
この場合、前記第１の過程において、前記高融点シリサイド層と前記ＳｉＮ層との間に高融点金属層をさらに形成することが好ましい。
【００３６】
前記高融点金属シリサイド層の組成物としては、例えば、ＷＳｉ2、ＴｉＳｉ2、ＶＳｉ2、ＣｒＳｉ2、ＺｒＳｉ2、ＮｂＳｉ2、ＭｏＳｉ2、ＴａＳｉ2、ＣｏＳｉ2及びＰｄＳｉの何れかから選択することができる。
【００３７】
また、前記高融点金属層の組成物は、Ｗ、Ｍｏ、Ｔｉ、Ｔａの何れかから選択することができる。
【００３８】
前記窒素雰囲気における窒素以外の不純物は１体積％以下であることが好ましい。この場合の不純物としては、特に、酸素が重要である。
【００３９】
前記積層体の熱処理は摂氏１０５０度乃至１１００度の温度で行われることが好ましい。
【００４４】
【発明の実施の形態】
図１は、本発明の第１の実施形態に係るゲート電極の構造を示す断面図である。
【００４５】
図１（Ｃ）に示すように、本実施形態に係るゲート電極１０は、シリコン基板１１の表面に形成された二酸化シリコン膜１２上に形成されたＤＯＰＯＳ層１３と、ＤＯＰＯＳ層１３上に形成された高融点金属シリサイド層としてのＷＳｉ2層１４と、ＷＳｉ2層１４上に形成されたＳｉＮ層１５と、ＤＯＰＯＳ層１３とＷＳｉ2層１４上の側壁に形成された酸化膜１６と、酸化膜１６を覆うＳｉＮ皮膜１７と、ＳｉＮ皮膜１７を覆うとともに、ＳｉＮ層１５の側壁に形成されたサイドウォール１８と、からなっている。
【００４６】
以下、本実施形態に係るゲート電極１０の製造方法を概略的に説明する。
【００４７】
先ず、図１（Ａ）に示すように、シリコン基板１１の表面にゲート酸化膜として二酸化シリコン膜１２を形成する。
【００４８】
次いで、二酸化シリコン膜１２上にＤＯＰＯＳ層１３、ＷＳｉ2層及びＳｉＮ層１５が積層された積層体１９を形成する。
【００４９】
次いで、例えば、摂氏１０５０度の温度において、窒素雰囲気またはアンモニア雰囲気中で積層体１９に対して、ランプアニーラを用いて、窒化処理としてＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）を行う。この結果、図１（Ｂ）に示すように、ＤＯＰＯＳ層１３とＷＳｉ2層１４の各側壁のみが選択的に窒化され、ＤＯＰＯＳ層１３とＷＳｉ2層１４の各側壁上に厚さ数ｎｍのＳｉＮ皮膜１７が形成される。
【００５０】
次いで、例えば、摂氏１０５０度の温度において、酸素雰囲気中でゲート配線に対して、ランプアニーラを用いて、酸化処理としてＲＴＯ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ｏｘｉｄａｔｉｏｎ）を行う。
【００５１】
この酸化処理により、ＳｉＮ皮膜１７で覆われていないシリコン基板１１上においては酸化が進行する。一方、側壁がＳｉＮ皮膜１７で覆われているＤＯＰＯＳ層１３とＷＳｉ2層１４においては、ＳｉＮ皮膜１７によって酸素の浸透が妨げられるため、ＳｉＮ皮膜１７で覆われていないシリコン基板１１と比較して、相対的に酸化の進行が遅くなる。
【００５２】
このため、図１（Ｂ）に示すように、酸化の結果として、ＤＯＰＯＳ層１３とＷＳｉ2層１４の周囲には酸化膜１６が、シリコン基板１１には酸化膜１６ａがそれぞれ形成される。
【００５３】
次いで、シリコン基板１１のＮＭＯＳまたはＰＭＯＳ形成領域をレジスト膜で被覆し、酸化膜１６及びＳｉＮ皮膜１７を含む積層体１９をマスクとして、シリコン基板１１に対してイオン注入を行う。
【００５４】
すなわち、ＮＭＯＳ形成領域には、例えば、ヒ素（Ａｓ）を注入し、ＰＭＯＳ形成領域には、例えば、二フッ化ボロン（ＢＦ2）を注入する。これにより、積層体１９に対応してシリコン基板１１にＬＤＤ（Ｌｏｗ−Ｄｏｐｅｄ−Ｄｒａｉｎ）の低濃度イオン注入層２０が形成される。
【００５５】
次いで、積層体１９の全面に、例えば、シリコン窒化膜を成膜し、エッチバックによって、図１（Ｃ）に示すように、積層体１９の側面にサイドウォール１８を形成する。
【００５６】
次いで、シリコン基板１１のＮＭＯＳまたはＰＭＯＳ形成領域をレジスト膜で被覆し、サイドウォール１８を含む積層体１９をマスクとして、低濃度イオン注入層２０の形成の場合と同様にして、イオン注入を行い、高濃度拡散層２０ａを形成する。
【００５７】
本実施形態に係るゲート電極１０によれば、図１４に示した従来のゲート電極５０における酸化膜５６ａと比較して、ＲＴＯによってＷＳｉ2層１４の側壁に形成される酸化膜１６は極めて薄く、従来のゲート電極５０における酸化膜５６ａのような突出はほとんど生じない。このため、ＬＤＤの低濃度イオン注入層２０はＳｉＮ皮膜１７の直下の地点から形成されるので、予定していたゲート長Ｌ１に対して、実際に形成されるゲート長Ｌ２における増加量は少なく、ひいては、トランジスタの微細性及び高速性を損なうことがない。
【００５８】
さらに、図１５に示した従来のゲート電極においては、酸化膜５６ａ（図１４参照）の突出部分に対応して形成されるサイドウォール５７の突出部分に起因して、層間絶縁膜６０の内部にボイド６３（図１５参照）が生じていたが、本実施形態に係るゲート電極１０によれば、酸化膜１６の突出はなく、そのため、サイドウォール１８の突出はほとんど生じないので、ボイド６３の発生、ひいては、隣接するコンタクトプラグ相互間のショートを防止することができる。
【００５９】
なお、上記の実施形態においては、高融点金属シリサイド層としてＷＳｉ2層１４を用いたが、ＷＳｉ2層１４に代えて、ＴｉＳｉ2層、ＶＳｉ2層、ＣｒＳｉ2層、ＺｒＳｉ2層、ＮｂＳｉ2層、ＭｏＳｉ2層、ＴａＳｉ2層、ＣｏＳｉ2層またはＰｄＳｉ層を選択することも可能である。
【００６０】
図２乃至図７は、上述の第一の実施形態に係るゲート電極１０を備える半導体デバイスの製造方法を示すフローチャートである。以下、図２乃至図７を参照して、上述の第一の実施形態に係るゲート電極１０を備える半導体デバイスの製造方法を説明する。
【００６１】
先ず、図２に示すように、Ｐ型シリコン基板１１に素子分離絶縁層２１を選択的に形成し、素子形成領域を画定する。
【００６２】
次いで、水蒸気及び酸素ガスの雰囲気下において、Ｐ型シリコン基板１１を熱処理する。熱処理温度は、例えば、摂氏８５０度とし、熱処理時間は、例えば、４時間とする。
【００６３】
この熱処理によって、Ｐ型シリコン基板１１の表面において、素子形成領域内にゲート酸化膜１２としての二酸化シリコン膜が形成される。このゲート酸化膜２２の膜厚は、例えば、４ｎｍである。
【００６４】
次いで、化学的気相成長法（ＣＶＤ）により、ゲート酸化膜１２上にリン（Ｐ）をドーピングした膜厚１００ｎｍのＤＯＰＯＳ層１３を形成する。ＤＯＰＯＳ層１３の形成は、例えば、シリコン基板１１を収容した成長炉内の圧力を１００Ｐａに保持し、流量３０００ｓｃｃｍのシラン（ＳｉＨ4）と７０ｓｃｃｍのホスフィン（ＰＨ3）との混合ガスの雰囲気の下でシリコン基板１１を熱処理する。熱処理温度は、例えば、摂氏５８０度であり、熱処理時間は、例えば、１時間である。この熱処理により、膜厚が１２０ｎｍ、膜中のリン濃度が２Ｅ２０ａｔｏｍｓ／ｃｍ3のＤＯＰＯＳ層１３が得られる。
【００６５】
ＤＯＰＯＳ層１３は、図２の破線で示すように、シリコンの成長を、例えば、３回に分け、相互の結晶方向が異なるようにした３層の積層構造とすることができる。
【００６６】
次いで、フッ酸（ＨＦ）と過酸化水素水（Ｈ2Ｏ2）との混合液を用いて、ＤＯＰＯＳ層１３を洗浄し、ＤＯＰＯＳ層１３の表面の自然酸化層を除去する。
【００６７】
次いで、図３に示すように、ＤＯＰＯＳ層１３上にタングステンシリサイド（ＷＳｉ2）層１４をＣＶＤにより形成する。
【００６８】
例えば、成長炉内においてシリコン基板１１を摂氏５００度に保持し、流量２００ｓｃｃｍのジクロロシラン（ＳｉＨ2Ｃｌ2）と流量４ｓｃｃｍの六フッ化タングステン（ＷＦ6）とを導入した混合ガスの雰囲気の下で、９０秒間熱反応させることにより、厚さ１５０ｎｍのタングステンシリサイド（ＷＳｉ2）層１４が成膜される。
【００６９】
次いで、図４に示すように、フッ酸で表面を洗浄したタングステンシリサイド（ＷＳｉ2）層１４上にＳｉＮ層１５をＣＶＤ法により、例えば、１００ｎｍの膜厚に成膜する。
【００７０】
次いで、ＳｉＮ層１５上にレジスト膜（図示せず）を塗布し、ゲート電極配線用のレジストパターニングを行い、ドライエッチングにより、ＳｉＮ層１５をエッチングマスク１５ａの形状に加工する。
【００７１】
レジスト膜の除去及び洗浄処理を行った後に、エッチングマスク１５ａを用いて、タングステンシリサイド（ＷＳｉ2）層１４及びＤＯＰＯＳ層１３を選択的にドライエッチングする。
【００７２】
この結果、図６に示すように、ＤＯＰＯＳ層１３とタングステンシリサイド層１４とＳｉＮ層１５とが積層された積層体１９が形成される。
【００７３】
次いで、窒素雰囲気の中で、積層体１９に対して、熱処理（ＲＴＡ：Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）を行う。熱処理温度は摂氏１０５０度、熱処理時間は４０秒とする。
【００７４】
この結果、図７に示すように、ＤＯＰＯＳ層１３とＷＳｉ2層１４の各側壁のみが選択的に窒化され、ＤＯＰＯＳ層１３とＷＳｉ2層１４の各側壁上に厚さ１乃至２ｎｍのＳｉＮ皮膜１７が形成される。
【００７５】
次いで、積層体１９に対して、酸素雰囲気中で熱処理すなわち酸化処理（ＲＴＯ：Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ｏｘｉｄａｔｉｏｎ）を行う。熱処理温度は摂氏１１００度、熱処理時間は６０秒とする。
【００７６】
この熱処理により、図８に示すように、側壁がＳｉＮ皮膜１７で覆われているＤＯＰＯＳ層１３とＷＳｉ2層１４の周囲には酸化膜１６が形成され、ＳｉＮ皮膜１７で覆われていないシリコン基板１１には酸化膜１６ａが形成される。例えば、酸化膜１６の膜厚は１０ｎｍまたはそれ以下であり、酸化膜１６ａの膜厚は７ｎｍまたはそれ以下である。
【００７７】
次いで、シリコン基板１１のＮＭＯＳまたはＰＭＯＳ形成領域をレジスト膜で被覆し、酸化膜１６及びＳｉＮ皮膜１７を含む積層体１９をマスクとして、シリコン基板１１に対してイオン注入を行う。
【００７８】
すなわち、ＮＭＯＳ形成領域には、例えば、ヒ素（Ａｓ）を注入し、ＰＭＯＳ形成領域には、例えば、二フッ化ボロン（ＢＦ2）を注入する。これにより、積層体１９に対応してシリコン基板１１にＬＤＤ（Ｌｏｗ−Ｄｏｐｅｄ−Ｄｒａｉｎ）の低濃度イオン注入層２０が形成される。
【００７９】
次いで、積層体１９の全面に、例えば、膜厚４０ｎｍのシリコン窒化膜を成膜し、エッチバックによって、図９に示すように、積層体１９の側面にサイドウォール１８を形成する。
【００８０】
次いで、シリコン基板１１のＮＭＯＳまたはＰＭＯＳ形成領域をレジスト膜で被覆し、サイドウォール１８を含む積層体１９をマスクとして、低濃度イオン注入層２０の形成の場合と同様にして、イオン注入を行い、高濃度拡散層２０ａを形成する。
【００８１】
以上の半導体デバイスの製造方法においては、ＤＯＰＯＳ層１３とＷＳｉ2層１４の各側壁上にＳｉＮ皮膜１７を形成する際に、窒素雰囲気の中で積層体１９に対して熱処理を行ったが、この窒素雰囲気は窒素１００％であることが好ましい。窒素雰囲気に含まれる不純物が少量であれば、その窒素雰囲気の下でも、ＳｉＮ皮膜１７を形成することが可能であるが、発明者の解析によれば、その不純物の量、特に、不純物としての酸素の量は全体の１体積％以下であることを要する。
【００８２】
仮に、１体積％を超える酸素を含む窒素雰囲気の下でＳｉＮ皮膜１７の形成を行うと、ＳｉＮ皮膜１７が十分に形成されず、ひいては、後工程においてＤＯＰＯＳ層１３とＷＳｉ2層１４の周囲に形成される酸化膜１６の膜厚が必要以上に大きくなってしまう。
【００８３】
また、上記の半導体デバイスの製造方法においては、積層体１９の窒素雰囲気中における熱処理すなわち窒素処理を摂氏１０５０度の温度において行ったが、熱処理の温度は摂氏１０５０度乃至１１００度の範囲内の温度であれば、任意の温度を選択することができる。
【００８４】
本発明者は、ＲＴＡによって、ＤＯＰＯＳ層１３とＷＳｉ2層１４の周囲にＳｉＮ皮膜１７を形成する際の最適温度を求める実験を行った。
【００８５】
この実験においては、熱処理温度を摂氏１０００度、１０５０度及び１１００度、熱処理時間を６０秒に設定し、各温度において、ＳｉＮ皮膜１７がどの程度に形成されたかを測定した。実験結果を表１に示す。
【００８６】
【表１】
【００８７】
表１において、「×」はＳｉＮ皮膜１７が全く形成されなかったことを示し、「△」はＳｉＮ皮膜１７が使用可能な程度に形成されたことを示し、「○」はＳｉＮ皮膜１７が十分な程度に形成されたことを示し、「◎」はＳｉＮ皮膜１７が「○」の場合よりもさらに十分に形成されたことを示す。
【００８８】
この結果から明らかであるように、ＤＯＰＯＳ層１３とＷＳｉ2層１４の周囲にＳｉＮ皮膜１７を形成する際の最適温度は摂氏１０５０度乃至１１００度である。
【００８９】
なお、上記の製造方法においては、高融点金属シリサイド層としてＷＳｉ2層１４を用いたが、ＷＳｉ2層１４に代えて、ＴｉＳｉ2層、ＶＳｉ2層、ＣｒＳｉ2層、ＺｒＳｉ2層、ＮｂＳｉ2層、ＭｏＳｉ2層、ＴａＳｉ2層、ＣｏＳｉ2層またはＰｄＳｉ層を選択することも可能である。
【００９０】
図１０乃至図１３は、本発明の第二の実施形態に係るゲート電極を備える半導体デバイスの製造方法を示すフローチャートである。
【００９１】
先ず、第一の実施形態に係るゲート電極１０を備える半導体デバイスの製造方法と同様にして、Ｐ型シリコン基板１１に素子分子絶縁層２１を選択的に形成し、素子形成領域を画定した後、素子形成領域内においてＰ型シリコン基板１１の表面にゲート酸化膜としてシリコン酸化膜１２を形成する。
【００９２】
次いで、図１０に示すように、シリコン酸化膜１２上に、ＤＯＰＯＳ層１３と、ＷＳｉ2層１４と、タングステンからなるメタル層１５と、Ｓｉ3Ｎ4層３０とからなる積層体３１を形成する。
【００９３】
メタル層１５は、下層がＷＮ層、上層がＷ層からなる２層構造をなしている。
【００９４】
ＤＯＰＯＳ層１３、ＷＳｉ2層１４、ＷＮ層、Ｗ層の各膜厚は、例えば、それぞれ、１００ｎｍ、３乃至２０ｎｍ、１０ｎｍ、８０ｎｍに設定される。
【００９５】
次いで、不純物濃度特に酸素濃度が１体積％以下に設定されている窒素雰囲気の中で、積層体３１に対して、４０秒間、熱処理（ＲＴＡ）を行う。熱処理温度は摂氏１１００度とする。
【００９６】
この結果、図１１に示すように、ＤＯＰＯＳ層１３とＷＳｉ2層１４の各側壁のみが選択的に窒化され、ＤＯＰＯＳ層１３とＷＳｉ2層１４の各側壁上に厚さ１乃至２ｎｍのＳｉＮ皮膜１７が形成される。
【００９７】
次いで、積層体３１に対して、酸化処理を行う。この酸化は、水素と酸素の混合雰囲気の下で、摂氏８００度の温度で３０分間行う。この酸化処理により、メタル層（Ｗ／ＷＮ層）１５は酸化されないが、シリコン基板１１、ＤＯＰＯＳ層１３及びＷＳｉ2層１４が選択的に酸化される。
【００９８】
この熱処理により、図１２に示すように、側壁がＳｉＮ皮膜１７で覆われているＤＯＰＯＳ層１３とＷＳｉ2層１４の周囲には突出のない酸化膜１６が形成され、ＳｉＮ皮膜１７で覆われていないシリコン基板１１には酸化膜１６ａが形成される。
【００９９】
次いで、シリコン基板１１のＮＭＯＳまたはＰＭＯＳ形成領域をレジスト膜で被覆し、酸化膜１６及びＳｉＮ皮膜１７を含む積層体３１をマスクとして、シリコン基板１１に対してイオン注入を行う。
【０１００】
すなわち、ＮＭＯＳ形成領域には、例えば、ヒ素（Ａｓ）を注入し、ＰＭＯＳ形成領域には、例えば、二フッ化ボロン（ＢＦ2）を注入する。これにより、積層体３１に対応してシリコン基板１１にＬＤＤ（Ｌｏｗ−Ｄｏｐｅｄ−Ｄｒａｉｎ）の低濃度イオン注入層２０が形成される。
【０１０１】
次いで、積層体３１の全面に、例えば、シリコン窒化膜を成膜し、エッチバックによって、図１３に示すように、積層体３１の側面にサイドウォール１８を形成する。
【０１０２】
次いで、シリコン基板１１のＮＭＯＳまたはＰＭＯＳ形成領域をレジスト膜で被覆し、サイドウォール１８を含む積層体３１をマスクとして、低濃度イオン注入層２０の形成の場合と同様にして、イオン注入を行い、高濃度拡散層２０ａを形成する。
【０１０３】
上記の製造方法においては、高融点金属シリサイド層としてＷＳｉ2層１４を用いたが、ＷＳｉ2層１４に代えて、ＴｉＳｉ2層、ＶＳｉ2層、ＣｒＳｉ2層、ＺｒＳｉ2層、ＮｂＳｉ2層、ＭｏＳｉ2層、ＴａＳｉ2層、ＣｏＳｉ2層またはＰｄＳｉ層を選択することも可能である。
【０１０４】
また、メタル層１５として、Ｗ／ＷＮ層を用いたが、Ｗ／ＷＮ層に代えて、Ｍｏ／ＭｏＮ層、Ｔｉ／ＴｉＮ層またはＴａ／ＴａＮ層を用いることもできる。
【０１０５】
【発明の効果】
本発明によれば、ゲート酸化膜上に、ポリシリコン層と、高融点金属シリサイド層と、ＳｉＮ層とがこの順番に積層されたゲート配線を酸化処理することに先立って、窒素雰囲気中でゲート配線を熱処理し、ポリシリコン層と高融点金属シリサイド層の側壁にＳｉＮ皮膜を形成する。この窒素雰囲気中における熱処理により、ＳｉＮ皮膜で覆われていない半導体基板上においては酸化が進行するのに対して、側壁がＳｉＮ皮膜で覆われているポリシリコン層と高融点金属シリサイド層においては、ＳｉＮ皮膜によって酸素の浸透が妨げられるため、ＳｉＮ皮膜で覆われていない半導体基板と比較して、相対的に酸化の進行が遅くなる。このため、酸化処理の結果として生じたポリシリコン層と高融点金属シリサイド層の周囲における酸化膜には突出がない。
【０１０６】
従来のゲート電極においては、半導体基板へのイオン注入の際に、ゲート電極の側壁に過剰に成長した酸化膜によって、実際に形成されるゲート長が予定していたゲート長よりも大幅に長くなるという問題点が生じていたが、本発明に係るゲート電極においては、従来のゲート電極における酸化膜のような突出はほとんど生じないため、予定していたゲート長Ｌ１に対して、実際に形成されるゲート長Ｌ２における増加量は少なく、ひいては、トランジスタの微細性及び高速性を損なうことがない。
【０１０７】
さらに、従来のゲート電極においては、突出して形成される酸化膜に起因して、ゲート電極を覆う層間絶縁膜の内部にボイドが生じ、このボイドによりコンタクト間のショートが発生するという問題が生じていたが、本発明に係るゲート電極においては、酸化膜の突出はほとんど生じないので、ボイドの発生、ひいては、隣接するコンタクトプラグ相互間のショートを防止することができる。
【図面の簡単な説明】
【図１】本発明に係るゲート電極の構造及びその製造方法を概略的に示す断面図である。
【図２】本発明の第一の実施形態に係るゲート電極を備える半導体デバイスの製造方法を示すフローチャートである。
【図３】本発明の第一の実施形態に係るゲート電極を備える半導体デバイスの製造方法を示すフローチャートである。
【図４】本発明の第一の実施形態に係るゲート電極を備える半導体デバイスの製造方法を示すフローチャートである。
【図５】本発明の第一の実施形態に係るゲート電極を備える半導体デバイスの製造方法を示すフローチャートである。
【図６】本発明の第一の実施形態に係るゲート電極を備える半導体デバイスの製造方法を示すフローチャートである。
【図７】本発明の第一の実施形態に係るゲート電極を備える半導体デバイスの製造方法を示すフローチャートである。
【図８】本発明の第一の実施形態に係るゲート電極を備える半導体デバイスの製造方法を示すフローチャートである。
【図９】本発明の第一の実施形態に係るゲート電極を備える半導体デバイスの製造方法を示すフローチャートである。
【図１０】本発明の第二の実施形態に係るゲート電極を備える半導体デバイスの製造方法を示すフローチャートである。
【図１１】本発明の第二の実施形態に係るゲート電極を備える半導体デバイスの製造方法を示すフローチャートである。
【図１２】本発明の第二の実施形態に係るゲート電極を備える半導体デバイスの製造方法を示すフローチャートである。
【図１３】本発明の第二の実施形態に係るゲート電極を備える半導体デバイスの製造方法を示すフローチャートである。
【図１４】従来のゲート電極の構造及びその製造方法を概略的に示す断面図である。
【図１５】従来のゲート電極の構造を示す断面図である。
【符号の説明】
１０ 本発明の一実施形態に係るゲート電極
１１ Ｐ型シリコン基板
１２ 二酸化シリコン膜
１３ ＤＯＰＯＳ層
１４ ＷＳｉ2層
１５ ＳｉＮ層
１６、１６ａ 酸化膜
１７ ＳｉＮ皮膜
１８ サイドウォール
１９ 積層体
２０ 低濃度イオン拡散層
２０ａ 高濃度拡散層
２１ 素子分子絶縁層
３０ Ｓｉ3Ｎ4層
３１ 積層体
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、特に、半導体デバイスの動作速度の低下を抑える低抵抗ゲート電極の製造方法に関する。
【０００２】
【従来の技術】
大規模集積回路（ＬＳＩ）その他の半導体デバイスの分野においては、ゲート電極の低抵抗化を実現するために、種々の提案がなされてきた。
【０００３】
例えば、ゲート酸化膜上にアルミニウム（Ａｌ）その他の金属からなるゲート電極を形成したメタルゲート構造が提案されている。
【０００４】
このメタルゲート構造によれば、ゲート電極を低抵抗化することが可能であるが、ゲート電極の耐熱性が低下する。このため、ゲート電極形成後にトランジスタの信頼性や性能を高めるための高温熱処理を行うことができないという問題点があった。
【０００５】
また、ゲート酸化膜上に不純物ドープ多結晶シリコン（ＤＯＰＯＳ：Ｄｏｐｅｄ Ｐｏｌｙ−Ｓｉｌｉｃｏｎ）層を形成したシリコンゲート構造が知られている。
【０００６】
このシリコンゲート構造によれば、デバイスの製造プロセスの初期段階において、ゲート酸化膜の形成に続いてゲート電極を形成することができ、ダストによるゲート酸化膜の汚染を防止することができるという利点がある。しかしながら、層抵抗（シート抵抗）が大きいため、ゲート電極の低抵抗化には限界がある。
【０００７】
そこで、ゲート電極の低抵抗化を促進するために、ゲート酸化膜上にＤＯＰＯＳ層を薄く形成し、このＤＯＰＯＳ層上にタングステンシリサイド（ＷＳｉ2）その他の高融点金属シリサイド層を形成したポリサイドゲートが知られている。ポリサイドゲートは、上記のシリコンゲートと比較して、低抵抗化が容易であり、かつ、耐熱性も有しているため、近年のＭＯＳデバイスでは広く使用されている。
【０００８】
一方、ゲート電極の低抵抗化を促進するため、ゲート酸化膜上に薄く形成したＤＯＰＯＳ層上に高融点金属層（例えば、Ｗ層）を形成するゲート電極構造（ポリメタルゲート）も知られている。
【０００９】
このようなゲート電極構造によると、シリコンゲートやポリサイドゲートと比較して、シート抵抗が小さくなり、ＭＯＳデバイスその他の半導体デバイスの応答速度を向上させることが可能である。しかしながら、高温の熱処理により高融点金属層がＤＯＰＯＳ層と反応して、ＤＯＰＯＳ層の不純物濃度が低下するという問題点、さらには、高融点金属層から金属原子が拡散するという問題点が発生する。
【００１０】
そこで、高融点金属層とＤＯＰＯＳ層との間に窒化タングステン（ＷＮ）その他の高融点金属ナイトライド層を形成して、高温熱処理時の反応を抑えるためのゲート電極構造が特開平１１−２３３４５１号公報に記載されている。
【００１１】
このゲート電極構造においては、ＤＯＰＯＳ層上に高融点金属ナイトライド層を形成した後に熱処理を行う。これにより、高融点金属ナイトライド層中の過剰な窒素成分を除去し、高融点金属ナイトライド層全体をＷＳｉＮ等の高融点金属シリサイドナイトライド層に組成を変更する。
【００１２】
しかしながら、ＤＯＰＯＳ層上に高融点金属ナイトライド層を形成した状態で熱処理を行うと、高融点金属ナイトライド層がＤＯＰＯＳ層のシリコン（Ｓｉ）と強く反応して、膜厚の大きい高融点金属シリサイドナイトライド層が形成される。高融点金属シリサイドナイトライド層は、良好なバリア性を有するものの、組成もしくは積層膜の構成によっては界面抵抗が大きく、高抵抗になる。このため、高融点金属シリサイドナイトライド層の膜厚が厚くなるほど、ゲート電極構造の低抵抗化を図ることは難しくなる。
【００１３】
【発明が解決しようとする課題】
図１４にポリサイドゲート構造を有するゲート電極及びその製造プロセスの一例を示す。
【００１４】
図１４（Ｃ）に示すように、ゲート電極５０は、シリコン基板５１の表面にゲート酸化膜として形成された二酸化シリコン膜５２上に形成されたＤＯＰＯＳ層５３と、ＤＯＰＯＳ層５３上に形成されたＷＳｉ2層５４と、ＷＳｉ2層５４上に形成されたＳｉＮ層５５と、ＤＯＰＯＳ層５３及びＷＳｉ2層５４の側壁を覆って形成された酸化膜５６ａと、ＳｉＮ層５５の側壁及び酸化膜５６ａを覆って形成されたサイドウォール５７と、からなっている。
【００１５】
図１４（Ａ）に示すように、ＤＯＰＯＳ層５３とＷＳｉ2層５４とＳｉＮ層５５との積層体５９を形成した後、積層体５９に対して酸素雰囲気中で熱処理を行うと、すなわち、酸化処理（ＲＴＯ：Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ｏｘｉｄａｔｉｏｎ）を行うと、図１４（Ｂ）に示すように、ＤＯＰＯＳ層５３とＷＳｉ2層５４の各側壁が酸化され、酸化膜５６ａが形成されるとともに、シリコン基板５１の一部が酸化され、酸化膜５６ｂが形成される。
【００１６】
次いで、シリコン基板５１のＮＭＯＳまたはＰＭＯＳ形成領域をレジスト膜で被覆し、酸化膜５６ａを含む積層体５９をマスクとして、シリコン基板５１に対してイオン注入を行う。
【００１７】
すなわち、ＮＭＯＳ形成領域には、例えば、ヒ素（Ａｓ）を注入し、ＰＭＯＳ形成領域には、例えば、二フッ化ボロン（ＢＦ2）を注入する。これにより、積層体５９に対応してシリコン基板５１にＬＤＤ（Ｌｏｗ−Ｄｏｐｅｄ−Ｄｒａｉｎ）の低濃度イオン注入層５８ａが形成される。
【００１８】
次いで、積層体５９の全面に、例えば、シリコン窒化膜を成膜し、このシリコン窒化膜をエッチバックすることによって、図１４（Ｃ）に示すように、積層体５９の側面にサイドウォール５７を形成する。
【００１９】
次いで、シリコン基板５１のＮＭＯＳまたはＰＭＯＳ形成領域をレジスト膜で被覆し、サイドウォール５７を含む積層体５９をマスクとして、低濃度イオン注入層５８ａの形成の場合と同様にして、イオン注入を行い、高濃度拡散層５８ｂを形成する。
【００２０】
このようなポリサイトゲート構造のゲート電極５０は、ゲートエッチングやイオン注入によるシリコン基板５１のダメージの回復と、注入された不純物の活性化に必要な高温熱処理の耐性とを有しているものであるが、以下のような問題点を有していた。
【００２１】
トランジスタの微細化に伴い、トランジスタの配線技術として、ＳＡＣ（Ｓｅｌｆ−Ａｌｉｇｎ−Ｃｏｎｔａｃｔ）構造が用いられることが多くなっている。
【００２２】
ＳＡＣ構造にするためには、図１４（Ｃ）に示したように、積層体５９の側壁にシリコン窒化膜（ＳｉＮ）からなるサイドウォール５７を形成する必要がある。ただし、ＤＯＰＯＳ層５３の側壁に直接にシリコン窒化膜のサイドウォール５７を形成すると、ホットエレクトロン（Ｈｏｔ−Ｅｌｅｃｔｒｏｎ）耐性が低下し、トランジスタの信頼性を著しく損なう。このため、一般的には、ＤＯＰＯＳ層５３の側壁を酸化した後に、シリコン窒化膜のサイドウォール５７が形成される。
【００２３】
この場合、ＤＯＰＯＳ層５３の側壁を酸化するために、ファーネス炉による長時間の高温処理（例えば、１時間、摂氏１０００度）を行うと、シリコン基板５１に注入された不純物が水平方向に広がり、微細トランジスタの形成が困難となり、ひいては、トランジスタの集積度も低下する。このため、ＤＯＰＯＳ層５３の側壁の酸化には、短時間で瞬時に酸化を行うＲＴＯ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ｏｘｉｄａｔｉｏｎ）が用いられ、例えば、ランプアニーラを用いてＲＴＯが行われる。
【００２４】
シリコン基板５１の酸化レートはＤＯＰＯＳ層５３及びＷＳｉ2層５４の各酸化レートよりも小さい。すなわち、シリコン基板５１よりもＤＯＰＯＳ層５３及びＷＳｉ2層５４の各側壁の方が酸化されやすい。このため、ＲＴＯを行う場合、積層体５９を形成してからすぐにＲＴＯを行うと、ＤＯＰＯＳ層５３及びＷＳｉ2層５４の各側壁が、図１４（Ｂ）に示すように、水平方向に突出する結果となる。ＷＳｉ2層５４は特に酸化されやすく、結晶粒が成長するため、ＷＳｉ2層５４の側壁上における酸化膜５６ａは湾曲した状態で突出する。
【００２５】
このようにＷＳｉ2層５４の側壁上における酸化膜５６ａが突出して形成されると、ＬＤＤの低濃度イオン注入層５８ａは、図１４（Ｂ）に示すように、突出した酸化膜５６ａの先端の直下の地点からしか形成されないことになる。この結果、予定されていたゲート長Ｌ１がゲート長Ｌ２として形成されることになり、ゲート長が大幅に延びてしまうこととなる。このようなゲート長の延長はトランジスタの微細性と高速性を著しく損なう。
【００２６】
また、突出して形成された酸化膜５６ａは以下に述べるような問題点をも引き起こす原因となる。
【００２７】
図１５は、図１４（Ｃ）に示した工程後に実施される工程を示す断面図である。
【００２８】
積層体５９の側壁にサイドウォール５７を形成した後、シリコン基板５１上に層間絶縁膜６０を堆積する。
【００２９】
次いで、フォトリソグラフィー及びドライエッチングにより、層間絶縁膜６０にコンタクトホールを形成した後、コンタクトホールに金属またはポリシリコンを埋め込み、コンタクトプラグ６１を形成する。
【００３０】
層間絶縁膜６０の表面を平坦化した後、層間絶縁膜６０上に配線層６２を形成する。
【００３１】
酸化膜５６ａ上に形成されるサイドウォール５７の形状も酸化膜５６ａの円弧形状を反映するため、図１５に示すように、サイドウォール５７も、酸化膜５６ａのＷＳｉ2層５４に対応した部分が水平方向に突出した形状を有することとなる。
【００３２】
この結果、層間絶縁膜６０を形成する際に、隣接するゲート電極５０のサイドウォール５７の間に層間絶縁膜６０の埋め込み不良に起因するボイド６３が形成される。このようにして形成されるボイド６３にもコンタクトプラグ６１の形成材料（金属またはポリシリコン）が埋め込まれることとなる結果として、ゲート電極５０の長手方向（図１５の紙面と直交する方向）において隣接するコンタクトホールをショートさせるという問題を引き起こす。
【００３３】
本発明はこのような問題点に鑑みてなされたものであり、ポリサイドゲート構造を有するゲート電極において、ゲート電極の側壁に形成される酸化膜の水平方向への突出を防止し、ひいては、トランジスタの微細性及び高速性を維持することを可能にするゲート電極の製造方法を提供することを目的とする。
【００３４】
【課題を解決するための手段】
この目的を達成するため、本発明は、半導体基板上にゲート酸化膜を形成する過程と、前記ゲート酸化膜上に、ポリシリコン層と、高融点金属シリサイド層と、ＳｉＮ層とがこの順番に積層された積層体を形成する第１の過程と、窒素雰囲気中で前記積層体を熱処理し、前記ポリシリコン層と前記高融点金属シリサイド層の側壁部分にのみＳｉＮ皮膜を形成する第２の過程と、前記半導体基板及び前記積層体を酸化し、前記ＳｉＮ皮膜と前記ポリシリコン層の側壁との間、前記ＳｉＮ皮膜と前記高融点金属シリサイド層の側壁との間、および、前記半導体基板の表面に、酸化膜を形成する第３の過程と、を備えるゲート電極の製造方法を提供する。
【００３５】
この場合、前記第１の過程において、前記高融点シリサイド層と前記ＳｉＮ層との間に高融点金属層をさらに形成することが好ましい。
【００３６】
前記高融点金属シリサイド層の組成物としては、例えば、ＷＳｉ2、ＴｉＳｉ2、ＶＳｉ2、ＣｒＳｉ2、ＺｒＳｉ2、ＮｂＳｉ2、ＭｏＳｉ2、ＴａＳｉ2、ＣｏＳｉ2及びＰｄＳｉの何れかから選択することができる。
【００３７】
また、前記高融点金属層の組成物は、Ｗ、Ｍｏ、Ｔｉ、Ｔａの何れかから選択することができる。
【００３８】
前記窒素雰囲気における窒素以外の不純物は１体積％以下であることが好ましい。この場合の不純物としては、特に、酸素が重要である。
【００３９】
前記積層体の熱処理は摂氏１０５０度乃至１１００度の温度で行われることが好ましい。
【００４４】
【発明の実施の形態】
図１は、本発明の第１の実施形態に係るゲート電極の構造を示す断面図である。
【００４５】
図１（Ｃ）に示すように、本実施形態に係るゲート電極１０は、シリコン基板１１の表面に形成された二酸化シリコン膜１２上に形成されたＤＯＰＯＳ層１３と、ＤＯＰＯＳ層１３上に形成された高融点金属シリサイド層としてのＷＳｉ2層１４と、ＷＳｉ2層１４上に形成されたＳｉＮ層１５と、ＤＯＰＯＳ層１３とＷＳｉ2層１４上の側壁に形成された酸化膜１６と、酸化膜１６を覆うＳｉＮ皮膜１７と、ＳｉＮ皮膜１７を覆うとともに、ＳｉＮ層１５の側壁に形成されたサイドウォール１８と、からなっている。
【００４６】
以下、本実施形態に係るゲート電極１０の製造方法を概略的に説明する。
【００４７】
先ず、図１（Ａ）に示すように、シリコン基板１１の表面にゲート酸化膜として二酸化シリコン膜１２を形成する。
【００４８】
次いで、二酸化シリコン膜１２上にＤＯＰＯＳ層１３、ＷＳｉ2層及びＳｉＮ層１５が積層された積層体１９を形成する。
【００４９】
次いで、例えば、摂氏１０５０度の温度において、窒素雰囲気またはアンモニア雰囲気中で積層体１９に対して、ランプアニーラを用いて、窒化処理としてＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）を行う。この結果、図１（Ｂ）に示すように、ＤＯＰＯＳ層１３とＷＳｉ2層１４の各側壁のみが選択的に窒化され、ＤＯＰＯＳ層１３とＷＳｉ2層１４の各側壁上に厚さ数ｎｍのＳｉＮ皮膜１７が形成される。
【００５０】
次いで、例えば、摂氏１０５０度の温度において、酸素雰囲気中でゲート配線に対して、ランプアニーラを用いて、酸化処理としてＲＴＯ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ｏｘｉｄａｔｉｏｎ）を行う。
【００５１】
この酸化処理により、ＳｉＮ皮膜１７で覆われていないシリコン基板１１上においては酸化が進行する。一方、側壁がＳｉＮ皮膜１７で覆われているＤＯＰＯＳ層１３とＷＳｉ2層１４においては、ＳｉＮ皮膜１７によって酸素の浸透が妨げられるため、ＳｉＮ皮膜１７で覆われていないシリコン基板１１と比較して、相対的に酸化の進行が遅くなる。
【００５２】
このため、図１（Ｂ）に示すように、酸化の結果として、ＤＯＰＯＳ層１３とＷＳｉ2層１４の周囲には酸化膜１６が、シリコン基板１１には酸化膜１６ａがそれぞれ形成される。
【００５３】
次いで、シリコン基板１１のＮＭＯＳまたはＰＭＯＳ形成領域をレジスト膜で被覆し、酸化膜１６及びＳｉＮ皮膜１７を含む積層体１９をマスクとして、シリコン基板１１に対してイオン注入を行う。
【００５４】
すなわち、ＮＭＯＳ形成領域には、例えば、ヒ素（Ａｓ）を注入し、ＰＭＯＳ形成領域には、例えば、二フッ化ボロン（ＢＦ2）を注入する。これにより、積層体１９に対応してシリコン基板１１にＬＤＤ（Ｌｏｗ−Ｄｏｐｅｄ−Ｄｒａｉｎ）の低濃度イオン注入層２０が形成される。
【００５５】
次いで、積層体１９の全面に、例えば、シリコン窒化膜を成膜し、エッチバックによって、図１（Ｃ）に示すように、積層体１９の側面にサイドウォール１８を形成する。
【００５６】
次いで、シリコン基板１１のＮＭＯＳまたはＰＭＯＳ形成領域をレジスト膜で被覆し、サイドウォール１８を含む積層体１９をマスクとして、低濃度イオン注入層２０の形成の場合と同様にして、イオン注入を行い、高濃度拡散層２０ａを形成する。
【００５７】
本実施形態に係るゲート電極１０によれば、図１４に示した従来のゲート電極５０における酸化膜５６ａと比較して、ＲＴＯによってＷＳｉ2層１４の側壁に形成される酸化膜１６は極めて薄く、従来のゲート電極５０における酸化膜５６ａのような突出はほとんど生じない。このため、ＬＤＤの低濃度イオン注入層２０はＳｉＮ皮膜１７の直下の地点から形成されるので、予定していたゲート長Ｌ１に対して、実際に形成されるゲート長Ｌ２における増加量は少なく、ひいては、トランジスタの微細性及び高速性を損なうことがない。
【００５８】
さらに、図１５に示した従来のゲート電極においては、酸化膜５６ａ（図１４参照）の突出部分に対応して形成されるサイドウォール５７の突出部分に起因して、層間絶縁膜６０の内部にボイド６３（図１５参照）が生じていたが、本実施形態に係るゲート電極１０によれば、酸化膜１６の突出はなく、そのため、サイドウォール１８の突出はほとんど生じないので、ボイド６３の発生、ひいては、隣接するコンタクトプラグ相互間のショートを防止することができる。
【００５９】
なお、上記の実施形態においては、高融点金属シリサイド層としてＷＳｉ2層１４を用いたが、ＷＳｉ2層１４に代えて、ＴｉＳｉ2層、ＶＳｉ2層、ＣｒＳｉ2層、ＺｒＳｉ2層、ＮｂＳｉ2層、ＭｏＳｉ2層、ＴａＳｉ2層、ＣｏＳｉ2層またはＰｄＳｉ層を選択することも可能である。
【００６０】
図２乃至図７は、上述の第一の実施形態に係るゲート電極１０を備える半導体デバイスの製造方法を示すフローチャートである。以下、図２乃至図７を参照して、上述の第一の実施形態に係るゲート電極１０を備える半導体デバイスの製造方法を説明する。
【００６１】
先ず、図２に示すように、Ｐ型シリコン基板１１に素子分離絶縁層２１を選択的に形成し、素子形成領域を画定する。
【００６２】
次いで、水蒸気及び酸素ガスの雰囲気下において、Ｐ型シリコン基板１１を熱処理する。熱処理温度は、例えば、摂氏８５０度とし、熱処理時間は、例えば、４時間とする。
【００６３】
この熱処理によって、Ｐ型シリコン基板１１の表面において、素子形成領域内にゲート酸化膜１２としての二酸化シリコン膜が形成される。このゲート酸化膜２２の膜厚は、例えば、４ｎｍである。
【００６４】
次いで、化学的気相成長法（ＣＶＤ）により、ゲート酸化膜１２上にリン（Ｐ）をドーピングした膜厚１００ｎｍのＤＯＰＯＳ層１３を形成する。ＤＯＰＯＳ層１３の形成は、例えば、シリコン基板１１を収容した成長炉内の圧力を１００Ｐａに保持し、流量３０００ｓｃｃｍのシラン（ＳｉＨ4）と７０ｓｃｃｍのホスフィン（ＰＨ3）との混合ガスの雰囲気の下でシリコン基板１１を熱処理する。熱処理温度は、例えば、摂氏５８０度であり、熱処理時間は、例えば、１時間である。この熱処理により、膜厚が１２０ｎｍ、膜中のリン濃度が２Ｅ２０ａｔｏｍｓ／ｃｍ3のＤＯＰＯＳ層１３が得られる。
【００６５】
ＤＯＰＯＳ層１３は、図２の破線で示すように、シリコンの成長を、例えば、３回に分け、相互の結晶方向が異なるようにした３層の積層構造とすることができる。
【００６６】
次いで、フッ酸（ＨＦ）と過酸化水素水（Ｈ2Ｏ2）との混合液を用いて、ＤＯＰＯＳ層１３を洗浄し、ＤＯＰＯＳ層１３の表面の自然酸化層を除去する。
【００６７】
次いで、図３に示すように、ＤＯＰＯＳ層１３上にタングステンシリサイド（ＷＳｉ2）層１４をＣＶＤにより形成する。
【００６８】
例えば、成長炉内においてシリコン基板１１を摂氏５００度に保持し、流量２００ｓｃｃｍのジクロロシラン（ＳｉＨ2Ｃｌ2）と流量４ｓｃｃｍの六フッ化タングステン（ＷＦ6）とを導入した混合ガスの雰囲気の下で、９０秒間熱反応させることにより、厚さ１５０ｎｍのタングステンシリサイド（ＷＳｉ2）層１４が成膜される。
【００６９】
次いで、図４に示すように、フッ酸で表面を洗浄したタングステンシリサイド（ＷＳｉ2）層１４上にＳｉＮ層１５をＣＶＤ法により、例えば、１００ｎｍの膜厚に成膜する。
【００７０】
次いで、ＳｉＮ層１５上にレジスト膜（図示せず）を塗布し、ゲート電極配線用のレジストパターニングを行い、ドライエッチングにより、ＳｉＮ層１５をエッチングマスク１５ａの形状に加工する。
【００７１】
レジスト膜の除去及び洗浄処理を行った後に、エッチングマスク１５ａを用いて、タングステンシリサイド（ＷＳｉ2）層１４及びＤＯＰＯＳ層１３を選択的にドライエッチングする。
【００７２】
この結果、図６に示すように、ＤＯＰＯＳ層１３とタングステンシリサイド層１４とＳｉＮ層１５とが積層された積層体１９が形成される。
【００７３】
次いで、窒素雰囲気の中で、積層体１９に対して、熱処理（ＲＴＡ：Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）を行う。熱処理温度は摂氏１０５０度、熱処理時間は４０秒とする。
【００７４】
この結果、図７に示すように、ＤＯＰＯＳ層１３とＷＳｉ2層１４の各側壁のみが選択的に窒化され、ＤＯＰＯＳ層１３とＷＳｉ2層１４の各側壁上に厚さ１乃至２ｎｍのＳｉＮ皮膜１７が形成される。
【００７５】
次いで、積層体１９に対して、酸素雰囲気中で熱処理すなわち酸化処理（ＲＴＯ：Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ｏｘｉｄａｔｉｏｎ）を行う。熱処理温度は摂氏１１００度、熱処理時間は６０秒とする。
【００７６】
この熱処理により、図８に示すように、側壁がＳｉＮ皮膜１７で覆われているＤＯＰＯＳ層１３とＷＳｉ2層１４の周囲には酸化膜１６が形成され、ＳｉＮ皮膜１７で覆われていないシリコン基板１１には酸化膜１６ａが形成される。例えば、酸化膜１６の膜厚は１０ｎｍまたはそれ以下であり、酸化膜１６ａの膜厚は７ｎｍまたはそれ以下である。
【００７７】
次いで、シリコン基板１１のＮＭＯＳまたはＰＭＯＳ形成領域をレジスト膜で被覆し、酸化膜１６及びＳｉＮ皮膜１７を含む積層体１９をマスクとして、シリコン基板１１に対してイオン注入を行う。
【００７８】
すなわち、ＮＭＯＳ形成領域には、例えば、ヒ素（Ａｓ）を注入し、ＰＭＯＳ形成領域には、例えば、二フッ化ボロン（ＢＦ2）を注入する。これにより、積層体１９に対応してシリコン基板１１にＬＤＤ（Ｌｏｗ−Ｄｏｐｅｄ−Ｄｒａｉｎ）の低濃度イオン注入層２０が形成される。
【００７９】
次いで、積層体１９の全面に、例えば、膜厚４０ｎｍのシリコン窒化膜を成膜し、エッチバックによって、図９に示すように、積層体１９の側面にサイドウォール１８を形成する。
【００８０】
次いで、シリコン基板１１のＮＭＯＳまたはＰＭＯＳ形成領域をレジスト膜で被覆し、サイドウォール１８を含む積層体１９をマスクとして、低濃度イオン注入層２０の形成の場合と同様にして、イオン注入を行い、高濃度拡散層２０ａを形成する。
【００８１】
以上の半導体デバイスの製造方法においては、ＤＯＰＯＳ層１３とＷＳｉ2層１４の各側壁上にＳｉＮ皮膜１７を形成する際に、窒素雰囲気の中で積層体１９に対して熱処理を行ったが、この窒素雰囲気は窒素１００％であることが好ましい。窒素雰囲気に含まれる不純物が少量であれば、その窒素雰囲気の下でも、ＳｉＮ皮膜１７を形成することが可能であるが、発明者の解析によれば、その不純物の量、特に、不純物としての酸素の量は全体の１体積％以下であることを要する。
【００８２】
仮に、１体積％を超える酸素を含む窒素雰囲気の下でＳｉＮ皮膜１７の形成を行うと、ＳｉＮ皮膜１７が十分に形成されず、ひいては、後工程においてＤＯＰＯＳ層１３とＷＳｉ2層１４の周囲に形成される酸化膜１６の膜厚が必要以上に大きくなってしまう。
【００８３】
また、上記の半導体デバイスの製造方法においては、積層体１９の窒素雰囲気中における熱処理すなわち窒素処理を摂氏１０５０度の温度において行ったが、熱処理の温度は摂氏１０５０度乃至１１００度の範囲内の温度であれば、任意の温度を選択することができる。
【００８４】
本発明者は、ＲＴＡによって、ＤＯＰＯＳ層１３とＷＳｉ2層１４の周囲にＳｉＮ皮膜１７を形成する際の最適温度を求める実験を行った。
【００８５】
この実験においては、熱処理温度を摂氏１０００度、１０５０度及び１１００度、熱処理時間を６０秒に設定し、各温度において、ＳｉＮ皮膜１７がどの程度に形成されたかを測定した。実験結果を表１に示す。
【００８６】
【表１】
表１において、「×」はＳｉＮ皮膜１７が全く形成されなかったことを示し、「△」はＳｉＮ皮膜１７が使用可能な程度に形成されたことを示し、「○」はＳｉＮ皮膜１７が十分な程度に形成されたことを示し、「◎」はＳｉＮ皮膜１７が「○」の場合よりもさらに十分に形成されたことを示す。
【００８８】
この結果から明らかであるように、ＤＯＰＯＳ層１３とＷＳｉ2層１４の周囲にＳｉＮ皮膜１７を形成する際の最適温度は摂氏１０５０度乃至１１００度である。
【００８９】
なお、上記の製造方法においては、高融点金属シリサイド層としてＷＳｉ2層１４を用いたが、ＷＳｉ2層１４に代えて、ＴｉＳｉ2層、ＶＳｉ2層、ＣｒＳｉ2層、ＺｒＳｉ2層、ＮｂＳｉ2層、ＭｏＳｉ2層、ＴａＳｉ2層、ＣｏＳｉ2層またはＰｄＳｉ層を選択することも可能である。
【００９０】
図１０乃至図１３は、本発明の第二の実施形態に係るゲート電極を備える半導体デバイスの製造方法を示すフローチャートである。
【００９１】
先ず、第一の実施形態に係るゲート電極１０を備える半導体デバイスの製造方法と同様にして、Ｐ型シリコン基板１１に素子分子絶縁層２１を選択的に形成し、素子形成領域を画定した後、素子形成領域内においてＰ型シリコン基板１１の表面にゲート酸化膜としてシリコン酸化膜１２を形成する。
【００９２】
次いで、図１０に示すように、シリコン酸化膜１２上に、ＤＯＰＯＳ層１３と、ＷＳｉ2層１４と、タングステンからなるメタル層１５と、Ｓｉ3Ｎ4層３０とからなる積層体３１を形成する。
【００９３】
メタル層１５は、下層がＷＮ層、上層がＷ層からなる２層構造をなしている。
【００９４】
ＤＯＰＯＳ層１３、ＷＳｉ2層１４、ＷＮ層、Ｗ層の各膜厚は、例えば、それぞれ、１００ｎｍ、３乃至２０ｎｍ、１０ｎｍ、８０ｎｍに設定される。
【００９５】
次いで、不純物濃度特に酸素濃度が１体積％以下に設定されている窒素雰囲気の中で、積層体３１に対して、４０秒間、熱処理（ＲＴＡ）を行う。熱処理温度は摂氏１１００度とする。
【００９６】
この結果、図１１に示すように、ＤＯＰＯＳ層１３とＷＳｉ2層１４の各側壁のみが選択的に窒化され、ＤＯＰＯＳ層１３とＷＳｉ2層１４の各側壁上に厚さ１乃至２ｎｍのＳｉＮ皮膜１７が形成される。
【００９７】
次いで、積層体３１に対して、酸化処理を行う。この酸化は、水素と酸素の混合雰囲気の下で、摂氏８００度の温度で３０分間行う。この酸化処理により、メタル層（Ｗ／ＷＮ層）１５は酸化されないが、シリコン基板１１、ＤＯＰＯＳ層１３及びＷＳｉ2層１４が選択的に酸化される。
【００９８】
この熱処理により、図１２に示すように、側壁がＳｉＮ皮膜１７で覆われているＤＯＰＯＳ層１３とＷＳｉ2層１４の周囲には突出のない酸化膜１６が形成され、ＳｉＮ皮膜１７で覆われていないシリコン基板１１には酸化膜１６ａが形成される。
【００９９】
次いで、シリコン基板１１のＮＭＯＳまたはＰＭＯＳ形成領域をレジスト膜で被覆し、酸化膜１６及びＳｉＮ皮膜１７を含む積層体３１をマスクとして、シリコン基板１１に対してイオン注入を行う。
【０１００】
すなわち、ＮＭＯＳ形成領域には、例えば、ヒ素（Ａｓ）を注入し、ＰＭＯＳ形成領域には、例えば、二フッ化ボロン（ＢＦ2）を注入する。これにより、積層体３１に対応してシリコン基板１１にＬＤＤ（Ｌｏｗ−Ｄｏｐｅｄ−Ｄｒａｉｎ）の低濃度イオン注入層２０が形成される。
【０１０１】
次いで、積層体３１の全面に、例えば、シリコン窒化膜を成膜し、エッチバックによって、図１３に示すように、積層体３１の側面にサイドウォール１８を形成する。
【０１０２】
次いで、シリコン基板１１のＮＭＯＳまたはＰＭＯＳ形成領域をレジスト膜で被覆し、サイドウォール１８を含む積層体３１をマスクとして、低濃度イオン注入層２０の形成の場合と同様にして、イオン注入を行い、高濃度拡散層２０ａを形成する。
【０１０３】
上記の製造方法においては、高融点金属シリサイド層としてＷＳｉ2層１４を用いたが、ＷＳｉ2層１４に代えて、ＴｉＳｉ2層、ＶＳｉ2層、ＣｒＳｉ2層、ＺｒＳｉ2層、ＮｂＳｉ2層、ＭｏＳｉ2層、ＴａＳｉ2層、ＣｏＳｉ2層またはＰｄＳｉ層を選択することも可能である。
【０１０４】
また、メタル層１５として、Ｗ／ＷＮ層を用いたが、Ｗ／ＷＮ層に代えて、Ｍｏ／ＭｏＮ層、Ｔｉ／ＴｉＮ層またはＴａ／ＴａＮ層を用いることもできる。
【０１０５】
【発明の効果】
本発明によれば、ゲート酸化膜上に、ポリシリコン層と、高融点金属シリサイド層と、ＳｉＮ層とがこの順番に積層されたゲート配線を酸化処理することに先立って、窒素雰囲気中でゲート配線を熱処理し、ポリシリコン層と高融点金属シリサイド層の側壁にＳｉＮ皮膜を形成する。この窒素雰囲気中における熱処理により、ＳｉＮ皮膜で覆われていない半導体基板上においては酸化が進行するのに対して、側壁がＳｉＮ皮膜で覆われているポリシリコン層と高融点金属シリサイド層においては、ＳｉＮ皮膜によって酸素の浸透が妨げられるため、ＳｉＮ皮膜で覆われていない半導体基板と比較して、相対的に酸化の進行が遅くなる。このため、酸化処理の結果として生じたポリシリコン層と高融点金属シリサイド層の周囲における酸化膜には突出がない。
【０１０６】
従来のゲート電極においては、半導体基板へのイオン注入の際に、ゲート電極の側壁に過剰に成長した酸化膜によって、実際に形成されるゲート長が予定していたゲート長よりも大幅に長くなるという問題点が生じていたが、本発明に係るゲート電極においては、従来のゲート電極における酸化膜のような突出はほとんど生じないため、予定していたゲート長Ｌ１に対して、実際に形成されるゲート長Ｌ２における増加量は少なく、ひいては、トランジスタの微細性及び高速性を損なうことがない。
【０１０７】
さらに、従来のゲート電極においては、突出して形成される酸化膜に起因して、ゲート電極を覆う層間絶縁膜の内部にボイドが生じ、このボイドによりコンタクト間のショートが発生するという問題が生じていたが、本発明に係るゲート電極においては、酸化膜の突出はほとんど生じないので、ボイドの発生、ひいては、隣接するコンタクトプラグ相互間のショートを防止することができる。
【図面の簡単な説明】
【図１】本発明に係るゲート電極の構造及びその製造方法を概略的に示す断面図である。
【図２】本発明の第一の実施形態に係るゲート電極を備える半導体デバイスの製造方法を示すフローチャートである。
【図３】本発明の第一の実施形態に係るゲート電極を備える半導体デバイスの製造方法を示すフローチャートである。
【図４】本発明の第一の実施形態に係るゲート電極を備える半導体デバイスの製造方法を示すフローチャートである。
【図５】本発明の第一の実施形態に係るゲート電極を備える半導体デバイスの製造方法を示すフローチャートである。
【図６】本発明の第一の実施形態に係るゲート電極を備える半導体デバイスの製造方法を示すフローチャートである。
【図７】本発明の第一の実施形態に係るゲート電極を備える半導体デバイスの製造方法を示すフローチャートである。
【図８】本発明の第一の実施形態に係るゲート電極を備える半導体デバイスの製造方法を示すフローチャートである。
【図９】本発明の第一の実施形態に係るゲート電極を備える半導体デバイスの製造方法を示すフローチャートである。
【図１０】本発明の第二の実施形態に係るゲート電極を備える半導体デバイスの製造方法を示すフローチャートである。
【図１１】本発明の第二の実施形態に係るゲート電極を備える半導体デバイスの製造方法を示すフローチャートである。
【図１２】本発明の第二の実施形態に係るゲート電極を備える半導体デバイスの製造方法を示すフローチャートである。
【図１３】本発明の第二の実施形態に係るゲート電極を備える半導体デバイスの製造方法を示すフローチャートである。
【図１４】従来のゲート電極の構造及びその製造方法を概略的に示す断面図である。
【図１５】従来のゲート電極の構造を示す断面図である。
【符号の説明】
１０ 本発明の一実施形態に係るゲート電極
１１ Ｐ型シリコン基板
１２ 二酸化シリコン膜
１３ ＤＯＰＯＳ層
１４ ＷＳｉ2層
１５ ＳｉＮ層
１６、１６ａ 酸化膜
１７ ＳｉＮ皮膜
１８ サイドウォール
１９ 積層体
２０ 低濃度イオン拡散層
２０ａ 高濃度拡散層
２１ 素子分子絶縁層
３０ Ｓｉ3Ｎ4層
３１ 積層体
Claims (7)
- 半導体基板上にゲート酸化膜を形成する過程と、
前記ゲート酸化膜上に、ポリシリコン層と、高融点金属シリサイド層と、ＳｉＮ層とがこの順番に積層された積層体を形成する第１の過程と、
窒素雰囲気中で前記積層体を熱処理し、前記ポリシリコン層と前記高融点金属シリサイド層の側壁部分にのみＳｉＮ皮膜を形成する第２の過程と、
前記半導体基板及び前記積層体を酸化し、前記ＳｉＮ皮膜と前記ポリシリコン層の側壁との間、前記ＳｉＮ皮膜と前記高融点金属シリサイド層の側壁との間、および、前記半導体基板の表面に、酸化膜を形成する第３の過程と、
を備えるゲート電極の製造方法。 - 前記第１の過程において、前記高融点シリサイド層と前記ＳｉＮ層との間に高融点金属層をさらに形成することを特徴とする請求項１に記載のゲート電極の製造方法。
- 前記高融点金属シリサイド層は、ＷＳｉ２、ＴｉＳｉ２、ＶＳｉ２、ＣｒＳｉ２、ＺｒＳｉ２、ＮｂＳｉ２、ＭｏＳｉ２、ＴａＳｉ２、ＣｏＳｉ２及びＰｄＳｉの何れかからなるものであることを特徴とする請求項１または２に記載のゲート電極の製造方法。
- 前記高融点金属層は、Ｗ、Ｍｏ、Ｔｉ、Ｔａの何れかからなるものであることを特徴とする請求項２または３に記載のゲート電極の製造方法。
- 前記窒素雰囲気における窒素以外の不純物は１体積％以下であることを特徴とする請求項１乃至４の何れか一項に記載のゲート電極の製造方法。
- 前記不純物は酸素であることを特徴とする請求項５に記載のゲート電極の製造方法。
- 前記積層体の熱処理は摂氏１０５０度乃至１１００度の温度で行われることを特徴とする請求項１乃至６の何れか一項に記載のゲート電極の製造方法。
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