JP2002170954A - 半導体素子のゲート電極形成方法 - Google Patents
半導体素子のゲート電極形成方法Info
- Publication number
- JP2002170954A JP2002170954A JP2001120618A JP2001120618A JP2002170954A JP 2002170954 A JP2002170954 A JP 2002170954A JP 2001120618 A JP2001120618 A JP 2001120618A JP 2001120618 A JP2001120618 A JP 2001120618A JP 2002170954 A JP2002170954 A JP 2002170954A
- Authority
- JP
- Japan
- Prior art keywords
- film
- tungsten
- gate electrode
- forming
- insulating film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 47
- 238000000034 method Methods 0.000 title claims abstract description 37
- 229910052721 tungsten Inorganic materials 0.000 claims abstract description 76
- 239000010937 tungsten Substances 0.000 claims abstract description 76
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims abstract description 45
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 42
- 229920005591 polysilicon Polymers 0.000 claims abstract description 41
- 230000004888 barrier function Effects 0.000 claims abstract description 30
- 238000009792 diffusion process Methods 0.000 claims abstract description 26
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 claims abstract description 25
- 229910021342 tungsten silicide Inorganic materials 0.000 claims abstract description 25
- 239000000758 substrate Substances 0.000 claims abstract description 23
- 238000010438 heat treatment Methods 0.000 claims abstract description 12
- 230000003647 oxidation Effects 0.000 claims abstract description 10
- 238000007254 oxidation reaction Methods 0.000 claims abstract description 10
- 238000000059 patterning Methods 0.000 claims abstract description 4
- -1 tungsten nitride Chemical class 0.000 claims description 37
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims description 23
- 229910052757 nitrogen Inorganic materials 0.000 claims description 10
- 239000007789 gas Substances 0.000 claims description 9
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 claims description 8
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 claims description 6
- 229910001873 dinitrogen Inorganic materials 0.000 claims description 5
- 229910052786 argon Inorganic materials 0.000 claims description 4
- 239000012159 carrier gas Substances 0.000 claims description 4
- 229910052710 silicon Inorganic materials 0.000 claims description 4
- 239000010703 silicon Substances 0.000 claims description 4
- 238000010030 laminating Methods 0.000 claims description 2
- 238000004519 manufacturing process Methods 0.000 abstract description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 9
- 238000007796 conventional method Methods 0.000 description 8
- 239000012535 impurity Substances 0.000 description 4
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 229910052698 phosphorus Inorganic materials 0.000 description 3
- 239000011574 phosphorus Substances 0.000 description 3
- 150000002500 ions Chemical class 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- 230000001590 oxidative effect Effects 0.000 description 2
- 150000003657 tungsten Chemical class 0.000 description 2
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- IVHJCRXBQPGLOV-UHFFFAOYSA-N azanylidynetungsten Chemical compound [W]#N IVHJCRXBQPGLOV-UHFFFAOYSA-N 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 238000011065 in-situ storage Methods 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Chemical compound O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4916—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen
- H01L29/4925—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement
- H01L29/4941—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement with a barrier layer between the silicon and the metal or metal silicide upper layer, e.g. Silicide/TiN/Polysilicon
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H01L21/28035—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities
- H01L21/28044—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer
- H01L21/28061—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer the conductor comprising a metal or metal silicide formed by deposition, e.g. sputter deposition, i.e. without a silicidation reaction
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28247—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon passivation or protection of the electrode, e.g. using re-oxidation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4916—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen
- H01L29/4925—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- General Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Chemical & Material Sciences (AREA)
- Manufacturing & Machinery (AREA)
- Ceramic Engineering (AREA)
- Crystallography & Structural Chemistry (AREA)
- Chemical Kinetics & Catalysis (AREA)
- Electrodes Of Semiconductors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Recrystallisation Techniques (AREA)
Abstract
(57)【要約】
【課題】 半導体素子の製造方法において、配線抵抗と
コンタクト抵抗を減少する。 【解決手段】 半導体基板２１の上面にゲート絶縁膜２
３を形成し、その上面にポリシリコン膜２４及びケイ化
タングステン膜２５を形成し、その上面に拡散バリア膜
２６及びタングステン膜２７を形成し、前記半導体基板
２１に熱処理工程を施して前記拡散バリア膜２６を結晶
化し、前記タングステン膜２７の上面に第１絶縁膜２８
を形成し、該第１絶縁膜２８とタングステン膜２７と拡
散バリア膜２６とケイ化タングステン膜２５とポリシリ
コン膜２４とゲート絶縁膜２３とを選択的にパターニン
グしてゲート電極２９を形成し、これに選択酸化工程を
施して前記ゲート電極２９両側面に第２絶縁膜側壁３０
を形成する。これにより、配線抵抗とコンタクト抵抗を
減少することができる。
コンタクト抵抗を減少する。 【解決手段】 半導体基板２１の上面にゲート絶縁膜２
３を形成し、その上面にポリシリコン膜２４及びケイ化
タングステン膜２５を形成し、その上面に拡散バリア膜
２６及びタングステン膜２７を形成し、前記半導体基板
２１に熱処理工程を施して前記拡散バリア膜２６を結晶
化し、前記タングステン膜２７の上面に第１絶縁膜２８
を形成し、該第１絶縁膜２８とタングステン膜２７と拡
散バリア膜２６とケイ化タングステン膜２５とポリシリ
コン膜２４とゲート絶縁膜２３とを選択的にパターニン
グしてゲート電極２９を形成し、これに選択酸化工程を
施して前記ゲート電極２９両側面に第２絶縁膜側壁３０
を形成する。これにより、配線抵抗とコンタクト抵抗を
減少することができる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体素子の製造
方法において、配線抵抗とコンタクト抵抗を減少するこ
とができる半導体素子のゲート電極形成方法に関する。
方法において、配線抵抗とコンタクト抵抗を減少するこ
とができる半導体素子のゲート電極形成方法に関する。
【０００２】
【従来の技術】一般に、半導体素子のゲート電極形成工
程において、ゲート電極の抵抗を減少させるためにケイ
化タングステン（ＷＳｉｘ）より非抵抗の次数が１桁低
い物質であるタングステン（Ｗ）をポリシリコンの上面
に蒸着し、上記タングステン及びポリシリコンをパター
ニングしてゲート電極を形成する。
程において、ゲート電極の抵抗を減少させるためにケイ
化タングステン（ＷＳｉｘ）より非抵抗の次数が１桁低
い物質であるタングステン（Ｗ）をポリシリコンの上面
に蒸着し、上記タングステン及びポリシリコンをパター
ニングしてゲート電極を形成する。
【０００３】しかしながら、上記タングステンとポリシ
リコンは、６００℃以上で反応して該タングステンとポ
リシリコンとの界面にシリサイドが形成されることによ
ってゲート電極の抵抗が増加するので、これを防止する
ために上記タングステンとポリシリコンとの間に拡散バ
リア層として機能する窒化タングステン(ＷＮｘ)を介在
させ、タングステンと窒化タングステンとポリシリコン
との積層構造を有するゲート電極を形成していた。
リコンは、６００℃以上で反応して該タングステンとポ
リシリコンとの界面にシリサイドが形成されることによ
ってゲート電極の抵抗が増加するので、これを防止する
ために上記タングステンとポリシリコンとの間に拡散バ
リア層として機能する窒化タングステン(ＷＮｘ)を介在
させ、タングステンと窒化タングステンとポリシリコン
との積層構造を有するゲート電極を形成していた。
【０００４】尚、上記拡散バリア層としては、通常窒化
タングステン又は窒化チタン（ＴｉＮ）を用いるが、現
在は主に窒化タングステンが用いられている。その理由
は、窒化チタンの上面にスパッタリング法によりタング
ステンが蒸着された場合に、タングステンとポリシリコ
ンの構造に比べてタングステンのグレインサイズが小さ
いため、ゲート電極の抵抗が純粋なタングステンの２倍
以上に増加するという問題が発生するためであり、また
ポリシリコンの選択的酸化工程において窒化チタンが酸
化されるという問題があるためである。(参考文献：(1)
Y.Akasaka、″Low-Resistivity Poly−Metal Gate Elect
rode Durable for High-Temperature Processing″、IE
EE Trans.Electron Devices、Vol.43.pp.1864〜1869,199
6；（2）B.H.Lee、″In-situ Barrier Formation for Hi
gh Reliable W/barrier/poly-Si Gate Using Denudatio
n of WNx on Polycrystalline″、IEDM、1998)。
タングステン又は窒化チタン（ＴｉＮ）を用いるが、現
在は主に窒化タングステンが用いられている。その理由
は、窒化チタンの上面にスパッタリング法によりタング
ステンが蒸着された場合に、タングステンとポリシリコ
ンの構造に比べてタングステンのグレインサイズが小さ
いため、ゲート電極の抵抗が純粋なタングステンの２倍
以上に増加するという問題が発生するためであり、また
ポリシリコンの選択的酸化工程において窒化チタンが酸
化されるという問題があるためである。(参考文献：(1)
Y.Akasaka、″Low-Resistivity Poly−Metal Gate Elect
rode Durable for High-Temperature Processing″、IE
EE Trans.Electron Devices、Vol.43.pp.1864〜1869,199
6；（2）B.H.Lee、″In-situ Barrier Formation for Hi
gh Reliable W/barrier/poly-Si Gate Using Denudatio
n of WNx on Polycrystalline″、IEDM、1998)。
【０００５】以下、従来の半導体素子のゲート電極形成
方法に関し、添付図面を参考して説明する。図７〜図１
１は、従来の半導体素子のゲート電極形成方法の工程を
示す断面図である。
方法に関し、添付図面を参考して説明する。図７〜図１
１は、従来の半導体素子のゲート電極形成方法の工程を
示す断面図である。
【０００６】まず、図７に示すように、アクティブ領域
とフィールド領域とに画定された半導体基板１１のフィ
ールド領域にフィールド酸化膜１２を形成し、前記半導
体基板１１の表面にゲート酸化膜１３を約６５Åの厚さ
で形成する。ここで、前記ゲート酸化膜１３は、半導体
基板１１を熱酸化して形成する。
とフィールド領域とに画定された半導体基板１１のフィ
ールド領域にフィールド酸化膜１２を形成し、前記半導
体基板１１の表面にゲート酸化膜１３を約６５Åの厚さ
で形成する。ここで、前記ゲート酸化膜１３は、半導体
基板１１を熱酸化して形成する。
【０００７】次に、図８に示すように、前記ゲート酸化
膜１３を含む半導体基板１１の全面にＬＰＣＶＤ(Low P
ressure Chemical Vapor Deposition)法によりドープさ
れていない(nondoped)ポリシリコン膜１４を約２０００
Åの厚さで蒸着する。
膜１３を含む半導体基板１１の全面にＬＰＣＶＤ(Low P
ressure Chemical Vapor Deposition)法によりドープさ
れていない(nondoped)ポリシリコン膜１４を約２０００
Åの厚さで蒸着する。
【０００８】次に、前記ドープされていないポリシリコ
ン膜１４に窒素イオン（Ｎ+）又はリンイオン（Ｐ+）を
注入する。尚、前記ポリシリコン膜１４に窒素イオン又
はリンイオンを注入する時、フォトレジストをマスクと
して用いて所望のＮＭＯＳ領域にヒ素イオン（Ａｓ）又
はリンイオン（Ｐ）を注入し、また所望のＰＭＯＳ領域
にホウ素イオン（Ｂ）又は二フッ化ホウ素イオン（ＢＦ
2）を注入する。そして、前記不純物が注入されたポリ
シリコン膜１４に８００℃で１０分間の熱処理を施して
不純物イオンを活性化させる。
ン膜１４に窒素イオン（Ｎ+）又はリンイオン（Ｐ+）を
注入する。尚、前記ポリシリコン膜１４に窒素イオン又
はリンイオンを注入する時、フォトレジストをマスクと
して用いて所望のＮＭＯＳ領域にヒ素イオン（Ａｓ）又
はリンイオン（Ｐ）を注入し、また所望のＰＭＯＳ領域
にホウ素イオン（Ｂ）又は二フッ化ホウ素イオン（ＢＦ
2）を注入する。そして、前記不純物が注入されたポリ
シリコン膜１４に８００℃で１０分間の熱処理を施して
不純物イオンを活性化させる。
【０００９】次に、図９に示すように、前記半導体基板
１１をフッ化水素（ＨＦ）溶液で洗浄した後、前記ポリ
シリコン膜１４の上面に窒化タングステン膜１５を５０
〜１００Å厚さで蒸着する。そして、前記窒化タングス
テン膜１５の上面に約１０００Åの厚さのタングステン
膜１６を蒸着し、該タングステン膜１６の上面に約２０
００Åの厚さの第１絶縁膜１７を蒸着する。ここで、前
記窒化タングステン膜１５は、タングステン膜１６とポ
リシリコン膜１４との間の拡散バリアに用いる膜であ
り、前記第１絶縁膜１７は以後ゲートキャップ絶縁膜に
用いられる膜である。
１１をフッ化水素（ＨＦ）溶液で洗浄した後、前記ポリ
シリコン膜１４の上面に窒化タングステン膜１５を５０
〜１００Å厚さで蒸着する。そして、前記窒化タングス
テン膜１５の上面に約１０００Åの厚さのタングステン
膜１６を蒸着し、該タングステン膜１６の上面に約２０
００Åの厚さの第１絶縁膜１７を蒸着する。ここで、前
記窒化タングステン膜１５は、タングステン膜１６とポ
リシリコン膜１４との間の拡散バリアに用いる膜であ
り、前記第１絶縁膜１７は以後ゲートキャップ絶縁膜に
用いられる膜である。
【００１０】次に、前記第１絶縁膜１７の上面にフォト
レジスト(図示せず)を塗布した後、該フォトレジストに
露光工程及び現像工程を施すことにより上記フォトレジ
ストをパターニングしてゲート領域を画定する。その
後、前記パターニングされたフォトレジストをマスクと
して用いて前記第１絶縁膜１７及びタングステン膜１
６、窒化タングステン膜１５、ポリシリコン膜１４、ゲ
ート酸化膜１３を選択的に除去し、図１０に示すよう
に、タングステン膜１６と窒化タングステン膜１５とポ
リシリコン膜１４との積層構造を有するゲート電極１８
を形成する。
レジスト(図示せず)を塗布した後、該フォトレジストに
露光工程及び現像工程を施すことにより上記フォトレジ
ストをパターニングしてゲート領域を画定する。その
後、前記パターニングされたフォトレジストをマスクと
して用いて前記第１絶縁膜１７及びタングステン膜１
６、窒化タングステン膜１５、ポリシリコン膜１４、ゲ
ート酸化膜１３を選択的に除去し、図１０に示すよう
に、タングステン膜１６と窒化タングステン膜１５とポ
リシリコン膜１４との積層構造を有するゲート電極１８
を形成する。
【００１１】そして、前記ゲート電極１８に酸化工程を
施して該ゲート電極１８の側面の一部に酸化膜(図示せ
ず)を形成する。さらに、前記半導体基板１１の全面に
第２絶縁膜を形成した後、エッチバック工程を施し、図
１１に示すように、前記ゲート電極１８及び絶縁膜１７
の両側面に第２絶縁膜側壁１９を形成する。
施して該ゲート電極１８の側面の一部に酸化膜(図示せ
ず)を形成する。さらに、前記半導体基板１１の全面に
第２絶縁膜を形成した後、エッチバック工程を施し、図
１１に示すように、前記ゲート電極１８及び絶縁膜１７
の両側面に第２絶縁膜側壁１９を形成する。
【００１２】
【発明が解決しようとする課題】しかしながら、上述し
たような従来の半導体素子のゲート電極形成方法におい
ては、次のような問題点があった。即ち、ポリシリコン
膜１４の上面にタングステン膜１６と窒化タングステン
膜１５との積層膜を蒸着する場合、後の熱処理工程(通
常８００℃以上)において、タングステン膜１６とポリ
シリコン膜１４の界面に、タングステンとシリコンと酸
素と窒素とからなる層が形成されることによって、上記
タングステン膜１６とポリシリコン膜１４との間におけ
る界面抵抗が増加し、素子の動作時における遅延が生じ
るという問題点があった。
たような従来の半導体素子のゲート電極形成方法におい
ては、次のような問題点があった。即ち、ポリシリコン
膜１４の上面にタングステン膜１６と窒化タングステン
膜１５との積層膜を蒸着する場合、後の熱処理工程(通
常８００℃以上)において、タングステン膜１６とポリ
シリコン膜１４の界面に、タングステンとシリコンと酸
素と窒素とからなる層が形成されることによって、上記
タングステン膜１６とポリシリコン膜１４との間におけ
る界面抵抗が増加し、素子の動作時における遅延が生じ
るという問題点があった。
【００１３】そこで、本発明は、このような従来技術の
問題点に対処し、タングステンとポリシリコンとの間に
おける界面抵抗を減少し、素子の動作時における遅延を
防止できる半導体素子のゲート電極形成方法を提供する
ことを目的とする。
問題点に対処し、タングステンとポリシリコンとの間に
おける界面抵抗を減少し、素子の動作時における遅延を
防止できる半導体素子のゲート電極形成方法を提供する
ことを目的とする。
【００１４】
【課題を解決するための手段】上記目的を達成するため
に、本発明による半導体素子のゲート電極形成方法は、
半導体基板の上面にゲート絶縁膜を形成するステップ
と、前記ゲート絶縁膜の上面にポリシリコン膜及びケイ
化タングステン膜を順次に形成するステップと、前記ケ
イ化タングステン膜の上面に拡散バリア膜及びタングス
テン膜を順次に形成するステップと、前記半導体基板に
熱処理工程を施して前記拡散バリア膜を結晶化させるス
テップと、前記タングステン膜の上面に第１絶縁膜を形
成するステップと、前記第１絶縁膜とタングステン膜と
拡散バリア膜とケイ化タングステン膜とポリシリコン膜
とゲート絶縁膜とを選択的にパターニングしてゲート電
極を形成するステップと、前記ゲート電極に選択酸化工
程を行うステップと、前記ゲート電極及び第１絶縁膜の
両側面に第２絶縁膜側壁を形成するステップと、を順次
行うものである。
に、本発明による半導体素子のゲート電極形成方法は、
半導体基板の上面にゲート絶縁膜を形成するステップ
と、前記ゲート絶縁膜の上面にポリシリコン膜及びケイ
化タングステン膜を順次に形成するステップと、前記ケ
イ化タングステン膜の上面に拡散バリア膜及びタングス
テン膜を順次に形成するステップと、前記半導体基板に
熱処理工程を施して前記拡散バリア膜を結晶化させるス
テップと、前記タングステン膜の上面に第１絶縁膜を形
成するステップと、前記第１絶縁膜とタングステン膜と
拡散バリア膜とケイ化タングステン膜とポリシリコン膜
とゲート絶縁膜とを選択的にパターニングしてゲート電
極を形成するステップと、前記ゲート電極に選択酸化工
程を行うステップと、前記ゲート電極及び第１絶縁膜の
両側面に第２絶縁膜側壁を形成するステップと、を順次
行うものである。
【００１５】ここで、上記拡散バリア膜は、非晶質窒化
タングステン膜から形成するものである。
タングステン膜から形成するものである。
【００１６】そして、上記拡散バリア膜は、６００〜８
００℃の温度で１〜６０分間の加熱処理により結晶化さ
せる。
００℃の温度で１〜６０分間の加熱処理により結晶化さ
せる。
【００１７】また、上記選択酸化工程は、水蒸気と水素
ガスとの混合ガス雰囲気下において８００〜１０００℃
の温度で１〜６０分間の加熱処理を施し、キャリアーガ
スとしてアルゴンガス及び窒素ガスを用いるものであ
る。
ガスとの混合ガス雰囲気下において８００〜１０００℃
の温度で１〜６０分間の加熱処理を施し、キャリアーガ
スとしてアルゴンガス及び窒素ガスを用いるものであ
る。
【００１８】さらに、上記非晶質窒化タングステン膜
は、窒素含有量が５〜５５％である。
は、窒素含有量が５〜５５％である。
【００１９】さらにまた、上記ケイ化タングステン膜
は、タングステンに対するシリコンの比が２.０〜３.０
である。
は、タングステンに対するシリコンの比が２.０〜３.０
である。
【００２０】そして、上記前記拡散バリア膜は、窒素含
有量の異なる窒化タングステン膜を積層して形成するも
のである。
有量の異なる窒化タングステン膜を積層して形成するも
のである。
【００２１】
【発明の実施の形態】以下、本発明の実施の形態につい
て添付図面を参照して詳細に説明する。図１〜図６は、
本発明による半導体素子のゲート電極形成方法の工程を
示す断面図である。
て添付図面を参照して詳細に説明する。図１〜図６は、
本発明による半導体素子のゲート電極形成方法の工程を
示す断面図である。
【００２２】まず、図１に示すように、アクティブ領域
とフィールド領域とに画定された半導体基板２１のフィ
ールド領域にフィールド酸化膜２２を形成し、前記半導
体基板２１を熱酸化して半導体基板２１の表面に３０〜
８０Åの厚さを有するゲート酸化膜２３を形成する。こ
こで、前記フィールド酸化膜２２は、一般的なＬＯＣＯ
Ｓ工程又はＳＴＩ(Shallow Trench Isolation)工程によ
り形成する。
とフィールド領域とに画定された半導体基板２１のフィ
ールド領域にフィールド酸化膜２２を形成し、前記半導
体基板２１を熱酸化して半導体基板２１の表面に３０〜
８０Åの厚さを有するゲート酸化膜２３を形成する。こ
こで、前記フィールド酸化膜２２は、一般的なＬＯＣＯ
Ｓ工程又はＳＴＩ(Shallow Trench Isolation)工程によ
り形成する。
【００２３】次に、図２に示すように、前記ゲート酸化
膜２３を含む半導体基板２１の全面に、ＬＰＣＶＤ法に
よりドープされたポリシリコン膜２４を約１０００Åの
厚さで蒸着する。そして、前記ポリシリコン膜２４の上
面にケイ化タングステン膜２５を約１００Åの厚さで形
成する。ここで、前記ケイ化タングステン膜２５内にお
けるタングステンに対するシリコンの比は、２．０〜
３．０である。
膜２３を含む半導体基板２１の全面に、ＬＰＣＶＤ法に
よりドープされたポリシリコン膜２４を約１０００Åの
厚さで蒸着する。そして、前記ポリシリコン膜２４の上
面にケイ化タングステン膜２５を約１００Åの厚さで形
成する。ここで、前記ケイ化タングステン膜２５内にお
けるタングステンに対するシリコンの比は、２．０〜
３．０である。
【００２４】次に、図３に示すように、前記ケイ化タン
グステン膜２５の上面に拡散バリア膜として用いる窒化
タングステン膜２６を約１００Å厚さで形成し、前記窒
化タングステン膜２６の上面に約９００Åの厚さのタン
グステン膜２７を蒸着する。ここで、前記窒化タングス
テン膜２６の窒素含有量は５〜５５％で、非晶質窒化タ
ングステン膜を用いる。尚、前記窒化タングステン膜２
６の上面に窒素含有量の異なる窒素タングステン膜を積
層して形成することによって熱安定性を向上することが
できる。
グステン膜２５の上面に拡散バリア膜として用いる窒化
タングステン膜２６を約１００Å厚さで形成し、前記窒
化タングステン膜２６の上面に約９００Åの厚さのタン
グステン膜２７を蒸着する。ここで、前記窒化タングス
テン膜２６の窒素含有量は５〜５５％で、非晶質窒化タ
ングステン膜を用いる。尚、前記窒化タングステン膜２
６の上面に窒素含有量の異なる窒素タングステン膜を積
層して形成することによって熱安定性を向上することが
できる。
【００２５】次に、図４に示すように、前記半導体基板
２１を窒素ガスと水素ガスとの混合ガス雰囲気下におい
て６００〜８００℃の温度で熱処理し、前記窒化タング
ステン膜２６をバリア特性に優れたＷ2Ｎとして結晶化
させる。ここで、前記熱処理時間は、１〜６０分であ
る。その後、前記タングステン膜２７の上面に、ゲート
キャップ絶縁膜として約２０００Åの厚さの第１絶縁膜
２８を蒸着させる。
２１を窒素ガスと水素ガスとの混合ガス雰囲気下におい
て６００〜８００℃の温度で熱処理し、前記窒化タング
ステン膜２６をバリア特性に優れたＷ2Ｎとして結晶化
させる。ここで、前記熱処理時間は、１〜６０分であ
る。その後、前記タングステン膜２７の上面に、ゲート
キャップ絶縁膜として約２０００Åの厚さの第１絶縁膜
２８を蒸着させる。
【００２６】さらに、前記第１絶縁膜２８の上面にフォ
トレジスト(図示せず)を塗布し、該フォトレジストに露
光工程及び現像工程を施すことにより上記フォトレジス
トをパターニングしてゲート領域を画定する。そして、
前記パターニングされたフォトレジストをマスクとして
用いて前記第１絶縁膜２８及びタングステン膜２７、窒
化タングステン膜２６、タングステンシリサイド膜２
５、ポリシリコン膜２４、ゲート酸化膜２３を選択的に
除去し、図５に示すように、タングステン膜２７と窒化
タングステン膜２６とタングステンシリサイド膜２５と
ポリシリコン膜２４との積層構造を有するゲート電極２
９を形成する。
トレジスト(図示せず)を塗布し、該フォトレジストに露
光工程及び現像工程を施すことにより上記フォトレジス
トをパターニングしてゲート領域を画定する。そして、
前記パターニングされたフォトレジストをマスクとして
用いて前記第１絶縁膜２８及びタングステン膜２７、窒
化タングステン膜２６、タングステンシリサイド膜２
５、ポリシリコン膜２４、ゲート酸化膜２３を選択的に
除去し、図５に示すように、タングステン膜２７と窒化
タングステン膜２６とタングステンシリサイド膜２５と
ポリシリコン膜２４との積層構造を有するゲート電極２
９を形成する。
【００２７】そして、前記半導体基板２１を水蒸気と水
素ガスとの混合ガス雰囲気下において８００〜１０００
℃の温度で選択酸化工程を施し、図６に示すように、前
記ゲート電極２９の側面に酸化膜（図示省略）を形成す
る。ここで、前記選択酸化工程は、１〜６０分間施さ
れ、水素ガスの圧力に対する水蒸気の圧力の比が１×１
０-6〜１×１０1であり、キャリアーガスとしてアルゴ
ンガス及び窒素ガスを用いる。次に、前記半導体基板２
１の全面に第２絶縁膜（図示省略）を形成した後、該第
２絶縁膜にエッチバック工程を施して前記ゲート電極２
９及び絶縁膜２８の両側面に第２絶縁膜側壁３０を形成
する。
素ガスとの混合ガス雰囲気下において８００〜１０００
℃の温度で選択酸化工程を施し、図６に示すように、前
記ゲート電極２９の側面に酸化膜（図示省略）を形成す
る。ここで、前記選択酸化工程は、１〜６０分間施さ
れ、水素ガスの圧力に対する水蒸気の圧力の比が１×１
０-6〜１×１０1であり、キャリアーガスとしてアルゴ
ンガス及び窒素ガスを用いる。次に、前記半導体基板２
１の全面に第２絶縁膜（図示省略）を形成した後、該第
２絶縁膜にエッチバック工程を施して前記ゲート電極２
９及び絶縁膜２８の両側面に第２絶縁膜側壁３０を形成
する。
【００２８】
【発明の効果】本発明は以上のように構成されたので、
請求項１及び６に係る発明によれば、半導体基板の上面
にゲート絶縁膜を形成し、該ゲート絶縁膜の上面にポリ
シリコン膜及びケイ化タングステン膜を順次に形成し、
該ケイ化タングステンの上面に拡散バリア膜及びタング
ステン膜を順次に形成し、上記拡散バリア膜を熱処理工
程により結晶化し、上記タングステン膜の上面に第１絶
縁膜を形成し、該第１絶縁膜とタングステン膜と拡散バ
リア膜とケイ化タングステン膜とポリシリコン膜とゲー
ト絶縁膜とを選択的にパターニングしてゲート電極を形
成し、該ゲート電極及び第１絶縁膜の両側面に第２絶縁
膜を形成する。これにより、上記ポリシリコン膜の上面
にケイ化タングステンが蒸着され、該ポリシリコン膜と
ケイ化タングステンとの間にオーミックコンタクト(Oho
mic contact)が形成される。したがって、界面抵抗を減
少することが出来る。
請求項１及び６に係る発明によれば、半導体基板の上面
にゲート絶縁膜を形成し、該ゲート絶縁膜の上面にポリ
シリコン膜及びケイ化タングステン膜を順次に形成し、
該ケイ化タングステンの上面に拡散バリア膜及びタング
ステン膜を順次に形成し、上記拡散バリア膜を熱処理工
程により結晶化し、上記タングステン膜の上面に第１絶
縁膜を形成し、該第１絶縁膜とタングステン膜と拡散バ
リア膜とケイ化タングステン膜とポリシリコン膜とゲー
ト絶縁膜とを選択的にパターニングしてゲート電極を形
成し、該ゲート電極及び第１絶縁膜の両側面に第２絶縁
膜を形成する。これにより、上記ポリシリコン膜の上面
にケイ化タングステンが蒸着され、該ポリシリコン膜と
ケイ化タングステンとの間にオーミックコンタクト(Oho
mic contact)が形成される。したがって、界面抵抗を減
少することが出来る。
【００２９】また、請求項２及び３、５に係る発明によ
れば、上記拡散バリア膜は、６００〜８００℃の温度で
１〜６０分間の加熱処理により結晶化させることによ
り、非晶質窒化タングステンからなる拡散バリア膜がケ
イ化タングステン膜とタングステン膜との間に形成さ
れ、また６００〜８００℃で熱処理を施してバリア特性
に優れたＷ2Ｎに結晶化させることによって後の熱処理
工程でタングステン膜のシリサイド化を抑制することが
できる。
れば、上記拡散バリア膜は、６００〜８００℃の温度で
１〜６０分間の加熱処理により結晶化させることによ
り、非晶質窒化タングステンからなる拡散バリア膜がケ
イ化タングステン膜とタングステン膜との間に形成さ
れ、また６００〜８００℃で熱処理を施してバリア特性
に優れたＷ2Ｎに結晶化させることによって後の熱処理
工程でタングステン膜のシリサイド化を抑制することが
できる。
【００３０】さらに、請求項４に係る発明によれば、上
記選択酸化工程は、水蒸気と水素ガスとの混合ガス雰囲
気下において、８００〜１０００℃の温度で１〜６０分
間の加熱処理を施し、キャリアーガスとしてアルゴンガ
ス及び窒素ガスを用いるものであることにより、タング
ステン膜とポリシリコン膜との界面にケイ化タングステ
ン膜と窒化タングステン膜が形成される。これにより、
ゲート電極を形成した後、選択酸化工程で拡散バリア膜
が酸化されてタングステンとポリシリコンとの間におけ
る界面抵抗が増加するという問題を防止することができ
る。
記選択酸化工程は、水蒸気と水素ガスとの混合ガス雰囲
気下において、８００〜１０００℃の温度で１〜６０分
間の加熱処理を施し、キャリアーガスとしてアルゴンガ
ス及び窒素ガスを用いるものであることにより、タング
ステン膜とポリシリコン膜との界面にケイ化タングステ
ン膜と窒化タングステン膜が形成される。これにより、
ゲート電極を形成した後、選択酸化工程で拡散バリア膜
が酸化されてタングステンとポリシリコンとの間におけ
る界面抵抗が増加するという問題を防止することができ
る。
【００３１】さらにまた、請求項７に係る発明によれ
ば、上記前記拡散バリア膜は、窒素含有量の異なる窒化
タングステン膜を積層して形成するものであることによ
り、拡散バリア膜で窒素含有量が異なる窒化タングステ
ン膜を積層して形成することによって熱安定性を向上さ
せることができる。
ば、上記前記拡散バリア膜は、窒素含有量の異なる窒化
タングステン膜を積層して形成するものであることによ
り、拡散バリア膜で窒素含有量が異なる窒化タングステ
ン膜を積層して形成することによって熱安定性を向上さ
せることができる。
【図１】 本発明による半導体素子のゲート電極形成方
法の工程を示す断面図であり、半導体基板の上面にフィ
ールド酸化膜及びゲート酸化膜を形成する工程を示す図
である。
法の工程を示す断面図であり、半導体基板の上面にフィ
ールド酸化膜及びゲート酸化膜を形成する工程を示す図
である。
【図２】 上記半導体素子のゲート電極形成方法におい
て、上記半導体基板の全面にポリシリコン膜及びケイ化
タングステン膜を形成する工程を示す断面図である。
て、上記半導体基板の全面にポリシリコン膜及びケイ化
タングステン膜を形成する工程を示す断面図である。
【図３】 上記半導体素子のゲート電極形成方法におい
て、上記ケイ化タングステンの上面に窒化タングステン
膜及びタングステン膜を形成する工程を示す断面図であ
る。
て、上記ケイ化タングステンの上面に窒化タングステン
膜及びタングステン膜を形成する工程を示す断面図であ
る。
【図４】 上記半導体素子のゲート電極形成方法におい
て、上記タングステン膜の上面に第１絶縁膜を形成する
工程を示す断面図である。
て、上記タングステン膜の上面に第１絶縁膜を形成する
工程を示す断面図である。
【図５】 上記半導体素子のゲート電極形成方法におい
て、上記第１絶縁膜及びタングステン膜、窒化タングス
テン膜、ケイ化タングステン膜、ポリシリコン膜、ゲー
ト酸化膜を選択的に除去してゲート電極を形成する工程
を示す断面図である。
て、上記第１絶縁膜及びタングステン膜、窒化タングス
テン膜、ケイ化タングステン膜、ポリシリコン膜、ゲー
ト酸化膜を選択的に除去してゲート電極を形成する工程
を示す断面図である。
【図６】 上記半導体素子のゲート電極形成方法におい
て、上記ゲート電極及び絶縁膜の両側面に第２絶縁膜を
形成する工程を示す断面図である。
て、上記ゲート電極及び絶縁膜の両側面に第２絶縁膜を
形成する工程を示す断面図である。
【図７】 従来の半導体素子のゲート電極形成方法の工
程を示す断面図であり、半導体基板の上面にフィールド
酸化膜及びゲート酸化膜を形成する工程を示す図であ
る。
程を示す断面図であり、半導体基板の上面にフィールド
酸化膜及びゲート酸化膜を形成する工程を示す図であ
る。
【図８】 従来の半導体素子のゲート電極形成方法にお
いて、上記半導体基板の全面にポリシリコン膜を形成
し、該ポリシリコン膜に不純物を注入する工程を示す図
である。
いて、上記半導体基板の全面にポリシリコン膜を形成
し、該ポリシリコン膜に不純物を注入する工程を示す図
である。
【図９】 従来の半導体素子のゲート電極形成方法にお
いて、上記不純物が注入されたポリシリコン膜の上面に
第１絶縁膜を形成する工程を示す図である。
いて、上記不純物が注入されたポリシリコン膜の上面に
第１絶縁膜を形成する工程を示す図である。
【図１０】 従来の半導体素子のゲート電極形成方法に
おいて、上記第１絶縁膜及びタングステン膜、窒化タン
グステン膜、ポリシリコン膜、ゲート酸化膜を選択的に
除去してゲート電極を形成する工程を示す断面図であ
る。
おいて、上記第１絶縁膜及びタングステン膜、窒化タン
グステン膜、ポリシリコン膜、ゲート酸化膜を選択的に
除去してゲート電極を形成する工程を示す断面図であ
る。
【図１１】 従来の半導体素子のゲート電極形成方法に
おいて、上記ゲート電極及び絶縁膜の両側面に第２絶縁
膜を形成する工程を示す断面図である。
おいて、上記ゲート電極及び絶縁膜の両側面に第２絶縁
膜を形成する工程を示す断面図である。
２１…半導体基板 ２２…フィールド酸化膜 ２３…ゲート酸化膜 ２４…ポリシリコン膜 ２５…ケイ化タングステン膜 ２６…窒化タングステン膜 ２７…タングステン膜 ２８…第１絶縁膜 ２９…ゲート電極 ３０…第２絶縁膜側壁
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 4M104 AA01 BB01 BB37 BB38 BB40 CC05 DD04 DD79 EE09 FF18 GG09 HH16 5F140 AA00 AA01 BE07 BF04 BF18 BF22 BF27 BF30 BG09 BG12 BG27 BG28 BG33 BG44 BG49 BG53 CB01 CB04
Claims (7)
- 【請求項１】半導体基板の上面にゲート絶縁膜を形成す
るステップと、 前記ゲート絶縁膜の上面にポリシリコン膜及びケイ化タ
ングステン膜を順次に形成するステップと、 前記ケイ化タングステン膜の上面に拡散バリア膜及びタ
ングステン膜を順次に形成するステップと、 前記半導体基板に熱処理工程を施して前記拡散バリア膜
を結晶化させるステップと、 前記タングステン膜の上面に第１絶縁膜を形成するステ
ップと、 前記第１絶縁膜とタングステン膜と拡散バリア膜とケイ
化タングステン膜とポリシリコン膜とゲート絶縁膜とを
選択的にパターニングしてゲート電極を形成するステッ
プと、 前記ゲート電極に選択酸化工程を行うステップと、 前記ゲート電極及び第１絶縁膜の両側面に第２絶縁膜側
壁を形成するステップと、を順次行うことを特徴とする
半導体素子のゲート電極形成方法。 - 【請求項２】前記拡散バリア膜は、非晶質窒化タングス
テン膜から形成することを特徴とする請求項１記載の半
導体素子のゲート電極形成方法。 - 【請求項３】前記拡散バリア膜は、６００〜８００℃の
温度で１〜６０分間の熱処理を施して結晶化させること
を特徴とする請求項１記載の半導体素子のゲート電極形
成方法。 - 【請求項４】前記選択酸化工程は、水蒸気と水素ガスと
の混合ガス雰囲気下において８００〜１０００℃の温度
で１〜６０分間の熱処理を施し、キャリアーガスとして
アルゴンガス及び窒素ガスを用いることを特徴とする請
求項１記載の半導体素子のゲート電極形成方法。 - 【請求項５】前記非晶質窒化タングステン膜は、窒素含
有量が５〜５５％であることを特徴とする請求項２記載
の半導体素子のゲート電極形成方法。 - 【請求項６】前記ケイ化タングステン膜は、タングステ
ンに対するシリコンの比が２.０〜３.０であることを特
徴とする請求項１記載の半導体素子のゲート電極形成方
法。 - 【請求項７】前記拡散バリア膜は、窒素含有量の異なる
窒化タングステン膜を積層して形成することを特徴とす
る請求項１記載の半導体素子のゲート電極形成方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020000068405A KR100351907B1 (ko) | 2000-11-17 | 2000-11-17 | 반도체 소자의 게이트 전극 형성방법 |
| KR68405/2000 | 2000-11-17 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002170954A true JP2002170954A (ja) | 2002-06-14 |
| JP4484392B2 JP4484392B2 (ja) | 2010-06-16 |
Family
ID=19699644
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001120618A Expired - Fee Related JP4484392B2 (ja) | 2000-11-17 | 2001-04-19 | 半導体素子のゲート電極形成方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6306743B1 (ja) |
| JP (1) | JP4484392B2 (ja) |
| KR (1) | KR100351907B1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7067408B2 (en) | 2002-12-30 | 2006-06-27 | Hynix Semiconductor Inc. | Method for releasing stress during semiconductor device fabrication |
| US7078777B2 (en) | 2001-11-29 | 2006-07-18 | Elpida Memory, Inc. | Semiconductor device having a low-resistance gate electrode |
Families Citing this family (43)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3523093B2 (ja) * | 1997-11-28 | 2004-04-26 | 株式会社東芝 | 半導体装置およびその製造方法 |
| KR100374550B1 (ko) * | 2000-01-25 | 2003-03-04 | 주식회사 하이닉스반도체 | 반도체 소자 및 그 제조 방법 |
| KR100357225B1 (ko) * | 2000-02-29 | 2002-10-19 | 주식회사 하이닉스반도체 | 반도체 소자의 배선 제조방법 |
| JP2001298186A (ja) * | 2000-04-14 | 2001-10-26 | Hitachi Ltd | 半導体装置およびその製造方法 |
| US6534401B2 (en) * | 2000-04-27 | 2003-03-18 | Applied Materials, Inc. | Method for selectively oxidizing a silicon/metal composite film stack |
| JP4651848B2 (ja) * | 2000-07-21 | 2011-03-16 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法並びにｃｍｏｓトランジスタ |
| US6774442B2 (en) * | 2000-07-21 | 2004-08-10 | Renesas Technology Corp. | Semiconductor device and CMOS transistor |
| JP3305301B2 (ja) * | 2000-08-02 | 2002-07-22 | 松下電器産業株式会社 | 電極構造体の形成方法及び半導体装置の製造方法 |
| JP2002261161A (ja) * | 2001-03-05 | 2002-09-13 | Hitachi Ltd | 半導体装置の製造方法 |
| KR100411304B1 (ko) * | 2001-06-30 | 2003-12-18 | 주식회사 하이닉스반도체 | 동기식 디램 소자의 제조방법 |
| US7256083B1 (en) | 2002-06-28 | 2007-08-14 | Cypress Semiconductor Corporation | Nitride layer on a gate stack |
| US8080453B1 (en) * | 2002-06-28 | 2011-12-20 | Cypress Semiconductor Corporation | Gate stack having nitride layer |
| KR100806138B1 (ko) * | 2002-06-29 | 2008-02-22 | 주식회사 하이닉스반도체 | 금속 게이트전극을 구비한 반도체소자의 제조 방법 |
| US20060186491A1 (en) * | 2003-02-19 | 2006-08-24 | Park Hee-Sook | Methods of forming semiconductor devices having metal gate electrodes and related devices |
| KR100634163B1 (ko) * | 2003-02-19 | 2006-10-16 | 삼성전자주식회사 | 금속 게이트 전극을 구비하는 반도체 소자의 형성 방법 |
| US7019351B2 (en) * | 2003-03-12 | 2006-03-28 | Micron Technology, Inc. | Transistor devices, and methods of forming transistor devices and circuit devices |
| US7534709B2 (en) | 2003-05-29 | 2009-05-19 | Samsung Electronics Co., Ltd. | Semiconductor device and method of manufacturing the same |
| KR100693878B1 (ko) * | 2004-12-08 | 2007-03-12 | 삼성전자주식회사 | 낮은 저항을 갖는 반도체 장치 및 그 제조 방법 |
| TWI312536B (en) * | 2003-07-23 | 2009-07-21 | Nanya Technology Corporatio | Method for fabricating semiconductor device having stack-gate structure |
| US7371637B2 (en) * | 2003-09-26 | 2008-05-13 | Cypress Semiconductor Corporation | Oxide-nitride stack gate dielectric |
| TWI227914B (en) * | 2003-10-06 | 2005-02-11 | Nanya Technology Corp | A method of gate structure fabrication in semiconductor device |
| JP2005340721A (ja) * | 2004-05-31 | 2005-12-08 | Anelva Corp | 高誘電率誘電体膜を堆積する方法 |
| JP2008508721A (ja) * | 2004-07-30 | 2008-03-21 | アプライド マテリアルズ インコーポレイテッド | タングステンシリサイド薄層の堆積とゲート金属の組込み |
| KR100669141B1 (ko) | 2005-01-17 | 2007-01-15 | 삼성전자주식회사 | 오믹막 및 이의 형성 방법, 오믹막을 포함하는 반도체장치 및 이의 제조 방법 |
| US7439176B2 (en) * | 2005-04-04 | 2008-10-21 | Samsung Electronics Co., Ltd. | Semiconductor device multilayer structure, fabrication method for the same, semiconductor device having the same, and semiconductor device fabrication method |
| US7501673B2 (en) * | 2005-04-04 | 2009-03-10 | Samsung Electronics Co., Ltd. | Semiconductor device multilayer structure, fabrication method for the same, semiconductor device having the same, and semiconductor device fabrication method |
| JP4690120B2 (ja) * | 2005-06-21 | 2011-06-01 | エルピーダメモリ株式会社 | 半導体装置及びその製造方法 |
| KR100683488B1 (ko) * | 2005-06-30 | 2007-02-15 | 주식회사 하이닉스반도체 | 폴리메탈 게이트전극 및 그의 제조 방법 |
| KR100673902B1 (ko) * | 2005-06-30 | 2007-01-25 | 주식회사 하이닉스반도체 | 텅스텐폴리메탈게이트 및 그의 제조 방법 |
| KR100689679B1 (ko) * | 2005-09-22 | 2007-03-09 | 주식회사 하이닉스반도체 | 반도체 소자 제조 방법 |
| KR100639220B1 (ko) * | 2005-12-01 | 2006-11-01 | 주식회사 하이닉스반도체 | 반도체 소자 및 그의 제조방법 |
| TW200816282A (en) * | 2006-09-27 | 2008-04-01 | Promos Technologies Inc | Method for reducing stress between a conductive layer and a mask layer and use of the same |
| US8252640B1 (en) | 2006-11-02 | 2012-08-28 | Kapre Ravindra M | Polycrystalline silicon activation RTA |
| KR100844940B1 (ko) * | 2006-12-27 | 2008-07-09 | 주식회사 하이닉스반도체 | 다중 확산방지막을 구비한 반도체소자 및 그의 제조 방법 |
| DE102007045074B4 (de) | 2006-12-27 | 2009-06-18 | Hynix Semiconductor Inc., Ichon | Halbleiterbauelement mit Gatestapelstruktur |
| US7781333B2 (en) * | 2006-12-27 | 2010-08-24 | Hynix Semiconductor Inc. | Semiconductor device with gate structure and method for fabricating the semiconductor device |
| KR100843230B1 (ko) * | 2007-01-17 | 2008-07-02 | 삼성전자주식회사 | 금속층을 가지는 게이트 전극을 구비한 반도체 소자 및 그제조 방법 |
| KR100811386B1 (ko) * | 2007-03-15 | 2008-03-07 | 주식회사 하이닉스반도체 | 반도체 소자 및 그 제조 방법 |
| KR100940264B1 (ko) * | 2007-10-05 | 2010-02-04 | 주식회사 하이닉스반도체 | 반도체 소자의 듀얼 게이트 제조방법 |
| KR101015125B1 (ko) | 2008-03-21 | 2011-02-16 | 주식회사 하이닉스반도체 | 계면반응배리어를 구비한 반도체장치 제조 방법 |
| US9401279B2 (en) | 2013-06-14 | 2016-07-26 | Sandisk Technologies Llc | Transistor gate and process for making transistor gate |
| CN107221495B (zh) * | 2017-06-05 | 2018-07-20 | 睿力集成电路有限公司 | 一种半导体器件结构及其制备方法 |
| CN110391233B (zh) * | 2018-04-17 | 2022-10-14 | 联华电子股份有限公司 | 半导体元件及其制作方法 |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5804499A (en) * | 1996-05-03 | 1998-09-08 | Siemens Aktiengesellschaft | Prevention of abnormal WSix oxidation by in-situ amorphous silicon deposition |
| US5923999A (en) * | 1996-10-29 | 1999-07-13 | International Business Machines Corporation | Method of controlling dopant diffusion and metal contamination in thin polycide gate conductor of mosfet device |
| US6162715A (en) * | 1997-06-30 | 2000-12-19 | Applied Materials, Inc. | Method of forming gate electrode connection structure by in situ chemical vapor deposition of tungsten and tungsten nitride |
| TW322608B (en) * | 1997-07-31 | 1997-12-11 | United Microelectronics Corp | Manufacturing method of self-aligned salicide |
| US5933741A (en) | 1997-08-18 | 1999-08-03 | Vanguard International Semiconductor Corporation | Method of making titanium silicide source/drains and tungsten silicide gate electrodes for field effect transistors |
| KR100425147B1 (ko) * | 1997-09-29 | 2004-05-17 | 주식회사 하이닉스반도체 | 반도체소자의제조방법 |
| US6103609A (en) * | 1997-12-11 | 2000-08-15 | Lg Semicon Co., Ltd. | Method for fabricating semiconductor device |
| US6180469B1 (en) * | 1998-11-06 | 2001-01-30 | Advanced Micro Devices, Inc. | Low resistance salicide technology with reduced silicon consumption |
| JP2000156497A (ja) * | 1998-11-20 | 2000-06-06 | Toshiba Corp | 半導体装置の製造方法 |
| KR100291513B1 (ko) * | 1998-12-22 | 2001-07-12 | 박종섭 | 반도체 소자의 제조방법 |
| KR100345364B1 (ko) * | 1998-12-28 | 2002-09-18 | 주식회사 하이닉스반도체 | 반도체 소자의 게이트전극 형성방법 |
| US6110812A (en) * | 1999-05-11 | 2000-08-29 | Promos Technologies, Inc. | Method for forming polycide gate |
| US6198144B1 (en) * | 1999-08-18 | 2001-03-06 | Micron Technology, Inc. | Passivation of sidewalls of a word line stack |
-
2000
- 2000-11-17 KR KR1020000068405A patent/KR100351907B1/ko active IP Right Grant
-
2001
- 2001-03-06 US US09/798,942 patent/US6306743B1/en not_active Expired - Lifetime
- 2001-04-19 JP JP2001120618A patent/JP4484392B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7078777B2 (en) | 2001-11-29 | 2006-07-18 | Elpida Memory, Inc. | Semiconductor device having a low-resistance gate electrode |
| US7067408B2 (en) | 2002-12-30 | 2006-06-27 | Hynix Semiconductor Inc. | Method for releasing stress during semiconductor device fabrication |
Also Published As
| Publication number | Publication date |
|---|---|
| US6306743B1 (en) | 2001-10-23 |
| KR20020038273A (ko) | 2002-05-23 |
| JP4484392B2 (ja) | 2010-06-16 |
| KR100351907B1 (ko) | 2002-09-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4484392B2 (ja) | 半導体素子のゲート電極形成方法 | |
| KR100365963B1 (ko) | 반도체집적회로장치의제조방법 | |
| JP2006522481A (ja) | Ｍｏｓトランジスタのためのゲート電極 | |
| JPH0794731A (ja) | 半導体装置及びその製造方法 | |
| KR100758112B1 (ko) | 반도체 장치 및 그 제조 방법 | |
| JPH08250451A (ja) | 半導体装置の製造方法 | |
| KR100444492B1 (ko) | 반도체소자의 제조 방법 | |
| JPH11289087A (ja) | 半導体装置及びその製造方法 | |
| JPH09298300A (ja) | 半導体装置の製造方法 | |
| US6432801B1 (en) | Gate electrode in a semiconductor device and method for forming thereof | |
| JP3976577B2 (ja) | ゲート電極の製造方法 | |
| JP3362722B2 (ja) | 半導体装置の製造方法 | |
| KR20010057070A (ko) | 코발트 실리사이드를 이용한 반도체 소자의 게이트 전극형성 방법 | |
| JPH0982812A (ja) | 半導体装置の製造方法 | |
| KR100318259B1 (ko) | 반도체소자의게이트전극형성방법 | |
| JP2827962B2 (ja) | 半導体装置の製造方法 | |
| JP2001185506A (ja) | 半導体装置の製造方法 | |
| JPH05291181A (ja) | 半導体装置の製造方法 | |
| JPH09199717A (ja) | 半導体装置の製造方法 | |
| KR20050008050A (ko) | 이중 하드마스크를 이용한 반도체 소자의 게이트전극 제조방법 | |
| JPH09298297A (ja) | 半導体装置およびその製造方法 | |
| KR20030053658A (ko) | 반도체소자의 제조방법 | |
| TW565884B (en) | Method for forming salicide | |
| KR20080030743A (ko) | 반도체 장치의 제조 방법 | |
| JPH1032174A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20050207 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20050428 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060320 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080519 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20091111 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100204 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20100303 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100323 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130402 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130402 Year of fee payment: 3 |
|
| R154 | Certificate of patent or utility model (reissue) |
Free format text: JAPANESE INTERMEDIATE CODE: R154 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130402 Year of fee payment: 3 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130402 Year of fee payment: 3 |
|
| R360 | Written notification for declining of transfer of rights |
Free format text: JAPANESE INTERMEDIATE CODE: R360 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130402 Year of fee payment: 3 |
|
| R360 | Written notification for declining of transfer of rights |
Free format text: JAPANESE INTERMEDIATE CODE: R360 |
|
| R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130402 Year of fee payment: 3 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130402 Year of fee payment: 3 |
|
| R360 | Written notification for declining of transfer of rights |
Free format text: JAPANESE INTERMEDIATE CODE: R360 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130402 Year of fee payment: 3 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140402 Year of fee payment: 4 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |