KR100357225B1 - 반도체 소자의 배선 제조방법 - Google Patents

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Abstract

본 발명은 고속 및 고집적 소자에 대응할 수 있는 반도체 소자의 게이트 전극을 형성하는 방법에 관한 것이다.
본 발명은 열처리 공정 횟수를 줄여 반도체 소자의 신뢰성을 향상시킬 수 있도록 한 반도체 소자의 배선을 제조하는 방법을 제공하는데 그 목적이 있다.
본 발명에 따른 반도체 소자의 배선 제조방법은, 반도체 기판의 상면에 제1절연막을 형성하는 공정과, 상기 제1절연막의 상면에 폴리실리콘층을 형성하는 공정과, 상기 폴리실리콘층의 상면에 WNx막을 형성하는 공정과, 상기 WNx막의 상면에 제2 절연막을 형성하는 공정과, 상기 제2 절연막, WNx막 및 상기 폴리실리콘층을 패터닝하여 배선 패턴을 형성하는 공정과, 상기 반도체 기판의 상면 및 폴리실리콘층의 측벽을 산화하는 공정을 포함한다.
본 발명에 따른 반도체 제조방법에서, 상기 반도체 기판의 상면 및 폴리실리콘층의 측벽을 산화하는 공정은, 800~1000도의 온도에서, H2O/H2의 혼합가스와 아르곤 또는 질소의 캐리어 가스를 이용하여 상기 반도체 기판을 열처리 하는 공정인 것을 특징으로 한다.

Description

반도체 소자의 배선 제조방법{METHOD FOR FABRICATING CONDUCTIVE LAYER PATTERN FOR SEMICONDUCTOR DEVICES}
본 발명은 반도체 소자에 관한 것으로, 특히 고속 및 고집적 반도체 소자의 실현에 필수적인, 면저항이 낮은 반도체 소자의 배선을 제조하는 방법에 관한 것이다.
반도체 소자의 집적도가 높아지면서 배선폭 특히 게이트 전극의 폭이 크게 줄어 들고 있다. 배선폭이 감소함에 따라 저항이 증가하고 그로 인하여 게이트 전극 배선의 RC 지연이 문제가 되고 있다. 그러나, 시장에서는 고속으로 동작하는 소자에 대한 요구가 높기 때문에 게이트 전극 배선의 RC지연 문제는 반도체 소자 제조업체들에게 있어서 심각한 고민 거리이며, 이를 해결하기 위해 많은 연구들이 이루어져 왔다.
저저항 게이트 전극 구조로써 최근 제안되고 있는 것은 W/WNx/poly-Si(poly-Si란 다결정 실리콘층을 의미한다), W/TiN/poly-Si, W/poly-Si 구조등이 있다. 그중에서도 특히 W/WNx/poly-Si 구조의 게이트 전극은 W/TiN/poly-Si 구조에 비해 면저항이 40%나 낮다는 잇점이 있어 관심이 이어지고 있다.
그러나, W/WNx/poly-Si 구조의 게이트 전극은 다음과 같은 문제점이 있었다. 즉 W/WNx/poly-Si의 구조에서 배리어막으로 형성된 WNx는 열적으로 불안정한 물질이다. 따라서 800도 이상의 후속 열공정이 수행되면 배리어막으로서의 특성이 파괴되어 텅스텐과 폴리실리콘이 실리사이드화 반응을 일으킨다. 따라서, 저항이 급격히증가하고 게이트 절연막의 특성이 열화되는 문제가 있다.
그와 같은 단점을 개선하기 위해 비정질의 WNx/poly-Si의 게이트 전극 구조도 제안되었다.
종래의 게이트 전극의 제조방법의 예로써 WNx/poly-Si 게이트 전극 구조의 제조방법을 설명하면 다음과 같다.
먼저, 도1a에 도시한 바와 같이, 반도체 기판(100)의 상면에 65 옹스트롱 두께의 실리콘 산화막(101) 즉 게이트 절연막을 열산화법으로 형성한다. 다음으로, 상기 실리콘 산화막(101)의 상면에 저압화학기상증착법 (LPCVD; low pressure chemical vapor deposition)으로 1000 옹스트롱 두께의 폴리실리콘층(102)을 형성한 후 상기 폴리실리콘층(102)에 불순물 이온을 주입한다. 다음으로 상기 폴리실리콘층(102)의 상면에 1000 옹스트롱 두께의 WNx막(103)을 증착한다.
다음으로, 상기 도1a의 구조를 800~1000도의 온도에서 급속 열처리 어닐링을 실시한다. 상기 어닐링을 실시함으로써, 도1b에 도시한 바와 같이 상기 WNx막(103)은 W막(103a)으로 변하고, 상기 W막(103a)과 폴리실리콘층(102)의 계면에 약 1nm두께의 배리어막(105)이 형성된다. 상기 배리어막(105)은 WNx막의 질소가 그 하지층인 폴리실리콘층(102)으로 확산하여 질소와 실리콘이 결합한 질화실리콘이다. 상기 WNx막(103)이 W막(103a)으로 변한 이유는 다음과 같다. 즉 WNx는 800도 이상의 온도에서 열적 안정성을 잃고 쉽게 W와 N으로 분리된다. 분리된 N은 일부는 그 하지층인 폴리실리콘층(102)으로 확산되고 나머지 질소는 바깥으로 분산되어 없어진다. 따라서 WNx막(103)은 W막(103a)으로 변하게 된다.
다음으로 도1c에 도시한 바와 같이 상기 W막(103a), 배리어막(105), 폴리실리콘층(102), 실리콘산화막(101)을 포토레지스트 마스크를 이용하여 선택적으로 식각함으로써 게이트 전극 패턴(106)을 형성한다.
다음으로 도1d에 도시한 바와 같이 도1c의 구조를 H2O/H2분위기에서 열처리하여 상기 폴리실리콘층(102)과 실리콘 기판(100)을 선택적으로 산화하여 선택적 산화막(107)을 형성한다. 이때, 상기 폴리실리콘층(102) 아래의 게이트 절연막(101)은 상기 폴리실리콘층(102)의 가장자리 부위가 두꺼워 진다. 결과적으로, 전계가 집중되기 쉬운 게이트 전극 가장자리 부위에서의 게이트 절연막의 파괴를 방지할 수 있다.
그러나 상기와 같은 종래의 게이트 전극 제조방법은 다음과 같은 문제점이 있었다.
즉, WNx/poly-Si층을 800도 이상의 온도에서 어닐링하여 W/SiN/poly-Si로 변화시키는 공정과, 상기 W/SiN/poly-Si의 다층을 패터닝하여 게이트 전극 패턴을 형성하는 공정과, 상기 게이트 전극 패턴의 폴리실리콘층을 산화시키기 위해 다시 800도 이상의 고온 산화공정을 진행하므로, 고온 열처리 공정을 2회나 거치게 된다. 따라서 고온 열처리 공정이 반복하여 진행됨으로써 다층 배선막이 열적 스트레스를 받게 되므로, 그와 같은 배선을 이용한 반도체 소자의 신뢰성이 저하되는 문제가 있었다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로, 고속 및 고집적 소자에 대응할 수 있는 반도체 소자의 배선을 제조하는 방법을 제공하는데 그 목적이 있다.
본 발명은 면저항이 낮은 반도체 소자의 배선을 제조하는 방법을 제공하는데 그 목적이 있다.
본 발명은 열처리 공정 횟수를 줄여 반도체 소자의 신뢰성을 향상시킬 수 있도록 한 반도체 소자의 배선을 제조하는 방법을 제공하는데 그 목적이 있다.
본 발명에 따른 반도체 소자의 배선 제조방법은, 반도체 기판의 상면에 제1절연막을 형성하는 공정과, 상기 제1절연막의 상면에 폴리실리콘층을 형성하는 공정과, 상기 폴리실리콘층의 상면에 WNx막을 형성하는 공정과, 상기 WNx막의 상면에 제2 절연막을 형성하는 공정과, 상기 제2 절연막, WNx막 및 상기 폴리실리콘층을 패터닝하여 배선 패턴을 형성하는 공정과, 상기 반도체 기판의 상면 및 폴리실리콘층의 측벽을 산화하는 공정을 포함한다.
본 발명에 따른 반도체 제조방법에서, 상기 반도체 기판의 상면 및 폴리실리콘층의 측벽을 산화하는 공정은, 800~1000도의 온도에서, H2O/H2의 혼합가스와 아르곤 또는 질소의 캐리어 가스를 이용하여 상기 반도체 기판을 열처리 하는 공정인 것을 특징으로 한다.
본 발명에 따른 반도체 소자의 제조방법에서, 상기 H2O/H2혼합가스의 분압비는 1 x 10-6~ 10의 범위인 것을 특징으로 한다.
본 발명에 따른 반도체 소자의 제조방법에서, 상기 선택적으로 산화하는 공정동안, 상기 WNx막이 W막으로 변하는 것을 특징으로 한다.
본 발명에 따른 반도체 소자의 제조방법에서, 상기 WNx막을 형성하는 공정은, N2/(N2+Ar)의 비율이 0.4인 혼합가스 분위기에서 반응성 스퍼터링법으로 형성하는 공정인 것을 특징으로 한다.
본 발명에 따른 반도체 소자 제조방법에서, 상기 WNx막을 형성하는 공정은 WNx막내의 N의 함량이 5~55% 가 되도록 형성하는 것을 특징으로 한다.
본 발명에 따른 반도체 소자의 제조방법은, 상기 배선 패턴 및 상기 반도체 기판의 상면에 제3절연층을 형성하는 공정과, 상기 제3절연층을 이방성 식각하여 상기 배선 패턴의 측벽에 사이드월 스페이서를 형성하는 공정을 추가로 포함하는 것을 특징으로 한다.
도1a 내지 도1d는 종래 기술에 따른 반도체 소자의 게이트 전극 제조방법이다.
도2a 내지 도2d는 본 발명에 따른 반도체 소자의 게이트 전극 제조방법이다.
***** 도면 번호에 대한 설명 *****
100 : 반도체 기판 101 : 게이트 절연막
102 : 폴리실리콘층 103 : WNx막
103a : W막 105 : 배리어막
106 : 게이트 전극 패턴 107 : 선택적 산화막
200 : 반도체 기판 201 : 게이트 절연막
202 : 폴리실리콘층 203 : WNx막
203a : W막 204 : 제1 절연막
205 : 배선 패턴 206 : 선택적 산화막
207 : 배리어막 208 : 사이드월 스페이서
본 발명에 따른 게이트 전극의 제조방법을 설명하면 다음과 같다.
먼저 도2a와 같이 반도체 기판(200)상에 열산화법으로 30~80 옹스트롱 두께의 게이트 절연막(201)을 형성한다. 상기 게이트 절연막(201)의 재료는 실리콘산화막(SiO2), 실리콘 질화막(Si3N4)등이 바람직하다.
다음으로, 상기 게이트 산화막(201)의 상면에 저압화학기상증착법(LPCVD; low pressure chemical vapor deposition)을 적용하여 As, P, B, BF2이온중의 어느하나로 도핑된 폴리실리콘층(202)을 약 1000 옹스트롱의 두께로 증착한다.
다음으로 상기 폴리실리콘층(202)의 상면에 약 1000 옹스트롱 두께의 아몰퍼스 WNx막(203)을 증착한다. 상기 WNx막(203)은 N2/(N2+Ar)의 비율이 0.4인 혼합가스 분위기에서 반응성 스퍼터링법으로 형성한다. 상기 WNx막(203) 내의 질소(N)의 비율이 5~55%인 것이 바람직하다.
다음으로, 상기 WNx막(203)의 상면에 제1 절연막(204)을 형성한다. 상기 제1 절연막(204)은 실리콘질화막(Si3N4) 또는 실리콘산화막(SiO2)으로 형성한다.
다음으로, 도2b에 도시한 바와 같이 상기 제1절연막(204), WNx막(203), 폴리실리콘층(202), 게이트 절연막(201)을 포토레지스트 패턴을 이용하여 선택적으로 식각함으로써 게이트 전극 배선 패턴(205)을 형성한다.
다음으로, 도2c에 도시한 바와 같이, 상기 식각 공정동안의 게이트 절연막(201) 및 폴리실리콘층(202)의 손상을 복구하기 위해 상기 게이트 전극 배선 패턴(205)을 선택적으로 산화처리하는 공정을 실시한다. 상기 산화공정에서 상기 반도체 기판(200)의 상면 및 상기 폴리실리콘층(202)의 측벽에 산화막(206)이 형성된다. 또한 이때 상기 게이트 전극 배선 패턴(205) 아래의 게이트 절연막(201)의 가장자리 부분이 두꺼워져 전계집중에 대한 게이트 절연막(201)의 절연 파괴 내압이 커진다.
상기 선택적 산화 공정은 약 800~1000도의 온도에서, H2O/H2의 혼합 가스 분위기에서 10초 ~ 180초 동안 급속 열처리 어닐링을 실시함으로써 수행된다. 이때 캐리어 가스로는 아르곤(Ar) 또는 질소(N2)를 이용한다. 또상기 어닐링 공정에서 H2O/H2가스의 분압비는 1 x 10-6~ 10의 범위이며 특히 분압비가 0.1인 것이 가장 바람직하다.
즉 종래 따로 따로 수행되던 선택적 산화 공정과 WNx막을 W막으로 변화시키기 위한 급속열처리 어닐링 공정을 동시에 수행하는 것이다.
따라서 상기 선택적 산화 공정을 실시하는 동안, 상기 WNx막(203)으로부터 질소가 밖으로 빠져나가 WNx막(203)은 저항이 낮은 W막(203a)으로 변하게 되고, W막(203a)과 폴리실리콘층(202)의 계면에는 얇은 두께의 배리어막(207)이 형성된다.
다음으로, 도2d에 도시한 바와 같이, 상기 도2c의 구조의 상면 전체에 제2절연층을 형성한 후 식각 마스크 패턴 없이 전면 이방성 에칭을 실시하여 게이트 전극 배선 패턴(205)의 측벽에 사이드월 스페이서(208)를 형성함으로써 반도체 소자의 배선형성 공정을 완료한다.
본발명은 WNx/poly-Si 구조의 배선을 형성하는데 있어서, 열처리 공정 횟수를 줄임으로써 배선에 가해지는 열적 스트레스를 줄여 반도체 소자의 신뢰성을 향상시키는 효과가 있다.
본 발명은 또한 열처리 공정의 횟수를 줄임으로써 공정이 단순해지고, 반도체 소자의 배선 제조시간이 짧아지는 잇점이 있다.

Claims (5)

  1. 반도체 기판의 상면에 제1절연막을 형성하는 공정과,
    상기 제1절연막의 상면에 폴리실리콘층을 형성하는 공정과,
    상기 폴리실리콘층의 상면에 WNx막을 형성하는 공정과,
    상기 WNx막의 상면에 제2 절연막을 형성하는 공정과,
    상기 제2 절연막, WNx막 및 상기 폴리실리콘층을 패터닝하여 배선 패턴을 형성하는 공정과,
    상기 반도체 기판의 상면 및 폴리실리콘층의 측벽을 산화하는 공정을 포함하여 이루어진 것을 특징으로 하는 반도체 소자의 배선 제조방법.
  2. 제1항에 있어서,
    상기 반도체 기판의 상면 및 폴리실리콘층의 측벽을 산화하는 공정은, 800~1000도의 온도에서, H2O/H2의 혼합가스와 아르곤 또는 질소의 캐리어 가스를 이용하여 상기 반도체 기판을 열처리 하는 공정인 것을 특징으로 하는 반도체 소자의 배선 제조 방법.
  3. 제1항에 있어서,
    상기 반도체 기판의 상면 및 폴리실리콘층의 측벽을 산화하는 공정동안, 상기 WNx막이 W막으로 변하는 것을 특징으로 하는 반도체 소자의 배선 제조방법.
  4. 제1항에 있어서,
    상기 WNx막을 형성하는 공정은, N2/(N2+Ar)의 비율이 0.4인 혼합가스 분위기에서 반응성 스퍼터링법으로 형성하는 공정인 것을 특징으로 하는 반도체 소자의 배선 제조 방법.
  5. 제1항에 있어서,
    상기 WNx막을 형성하는 공정에서 WNx막내의 N의 함량이 5~55% 인 것을 특징으로 하는 반도체 소자의 배선 제조방법.
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