JP2006253311A - 半導体装置及びその製造方法 - Google Patents

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Abstract

【課題】短チャネル効果を抑制する。
【解決手段】半導体装置は、半導体基板１と、半導体基板上に形成されたゲート絶縁膜２と、ゲート絶縁膜上に形成されたゲート電極Ｇと、半導体基板内に形成されたソース・ドレイン拡散層１７と、ゲート絶縁膜下の半導体基板内に形成されたチャネル領域Ｃとを具備し、ゲート電極の底面Ａよりもソース・ドレイン拡散層の上面Ｂが下に位置し、ソース・ドレイン拡散層の上面Ｂよりもチャネル領域の上面Ｃａ，Ｃｂが下に位置する。
【選択図】図２

Description

本発明は、半導体装置及びその製造方法に関する。
トランジスタ素子の微細化に伴い、いわゆる短チャネル効果が問題となってくる。この短チャンネル効果を回避する方法としては、従来からエレベーテッド・ソース・ドレイン構造が知られている。
図２６は、従来技術によるエレベーテッド・ソース・ドレイン構造の半導体装置の模式図を示す。図２６に示すように、シリコン基板１上にはゲート酸化膜２を挟んでゲート電極３が設けられており、このゲート電極３上には金属シリサイド層４が設けられている。ゲート電極３の側面にはゲート側壁酸化膜１４と側壁絶縁膜１６が設けられている。側壁絶縁膜１６の外側のシリコン基板１の表面はゲート酸化膜２が除去されており、エピタキシャル成長したシリコン層２０が基板表面位置（図中に点線で表示）よりも上側に設けられている。そして、シリコン層２０に不純物となる元素をイオン注入し、活性化アニールを行うことにより、エレベーテッド・ソース・ドレイン拡散層１７が形成されている。
上記従来技術では、基板表面位置よりも上側に設けられたシリコン層２０を介してイオン注入を行っているため、ソース・ドレイン拡散層１７を浅く形成できる。従って、エレベーテッド・ソース・ドレイン構造の半導体装置は、短チャネル効果を回避できる。
しかし、このような従来技術では、ゲート電極３とソース・ドレイン拡散層１７間のオーバーラップ容量Ｃが増大して、トランジスタＴｒの動作速度を低下させるという問題があった。また、製造工程数が増大し、デバイスコストが増加するという問題があった。さらに、エピタキシャル成長の高温工程が、トランジスタＴｒの特性の劣化を引き起こすという問題があった。
尚、この出願の発明に関連する先行技術文献情報としては、次のようなものがある。
米国特許6,335,251号明細書
本発明は、短チャネル効果を抑制することが可能な半導体装置及びその製造方法を提供する。
本発明は、前記課題を解決するために以下に示す手段を用いている。
本発明の第１の視点による半導体装置は、半導体基板と、前記半導体基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記半導体基板内に形成されたソース・ドレイン拡散層と、前記ゲート絶縁膜下の前記半導体基板内に形成されたチャネル領域とを具備し、前記ゲート電極の底面よりも前記ソース・ドレイン拡散層の上面が下に位置し、前記ソース・ドレイン拡散層の前記上面よりも前記チャネル領域の上面が下に位置する。
本発明の第２の視点による半導体装置の製造方法は、半導体基板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を選択的に形成する工程と、前記ゲート絶縁膜の一部を窒化して窒素含有絶縁膜を形成する工程と、前記ゲート電極のチャネル領域の端部から中央部に向かって前記半導体基板の酸化量が減少するように熱酸化を行い、前記ゲート電極の側面に側壁層を形成するとともに、前記ゲート電極の下端部の前記ゲート絶縁膜を厚くする工程と、前記半導体基板内にソース・ドレイン拡散層を形成する工程とを具備する。
本発明によれば、短チャネル効果を抑制することが可能な半導体装置及びその製造方法を提供できる。
本発明の実施の形態を以下に図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
［第１の実施形態］
図１は、本発明の第１の実施形態に係る半導体装置の断面図を示す。図２は、図１の半導体装置の概略的な一部拡大図を示す。以下に、第１の実施形態に係る半導体装置について説明する。
図１に示すように、シリコン基板（半導体基板）１上にはゲート酸化膜２を挟んでゲート電極Ｇが設けられており、このゲート電極Ｇの下方のシリコン基板１内にはチャネル領域Ｃが形成されている。ゲート電極Ｇの側面上にはゲート側壁酸化膜１４が設けられており、このゲート側壁酸化膜１４の側面上には側壁絶縁膜１６が設けられている。ゲート電極Ｇを挟んでシリコン基板１内にはソース・ドレイン拡散層１７が設けられ、このソース・ドレイン拡散層１７に隣接してＳＴＩ（Shallow Trench Isolation）構造の素子分離絶縁膜６が設けられている。ソース・ドレイン拡散層１７の一部上にはシリコン酸窒化層（窒素含有絶縁膜）１２が設けられており、このシリコン酸窒化層１２は側壁絶縁膜１６の下に位置している。ゲート電極Ｇの上面上には金属シリサイド層１８ａが設けられており、ソース・ドレイン拡散層１７上には金属シリサイド層１８ｂが設けられている。さらに、ゲート電極Ｇとゲート酸化膜２との界面、ゲート電極Ｇとゲート側壁酸化膜１４との界面、ゲート酸化膜２とシリコン基板１との界面に、界面窒化層１５が設けられている。
ここで、ゲート酸化膜２は、ゲート電極Ｇの下付近に位置する中央部２ａとゲート側壁酸化膜１４の下付近に位置する端部２ｂとを有する。ゲート酸化膜２の端部２ｂの膜厚はゲート酸化膜２の中央部２ａの膜厚よりも厚く、ゲート酸化膜２の膜厚は中央部２ａから端部２ｂに向かって少しずつ厚くなる。また、ゲート酸化膜２とゲート側壁酸化膜１４との境界は明確ではなく、熱酸化形成によりゲート酸化膜２及びゲート側壁酸化膜１４はほぼ一体化されている。
ゲート側壁酸化膜１４の膜厚は、ゲート電極Ｇの底面から上面に近づくに従って薄くなっている。換言すると、ゲート電極Ｇのゲート長（紙面の横方向の幅）は、底面から上面に近づくに従って長くなっている。
図２に示すように、ゲート電極Ｇの底面（ゲート酸化膜２の中央部２ａの上面）の位置Ａよりもソース・ドレイン拡散層１７の上面の位置Ｂの方が下に位置し、このソース・ドレイン拡散層１７の上面の位置Ｂよりもチャネル領域Ｃの上面（ゲート酸化膜２の中央部２ａ及び端部２ｂの底面）の位置Ｃａ，Ｃｂの方が下に位置している。さらに、ゲート酸化膜２の中央部２ａにおけるチャネル領域Ｃの上面（ゲート酸化膜２の中央部２ａの底面）の位置Ｃａよりも、ゲート酸化膜２の端部２ｂにおけるチャネル領域Ｃの上面（ゲート酸化膜２の端部２ｂの底面）の位置Ｃｂの方が下に位置している。
上記の関係を換言すると、シリコン基板１の上面の位置Ｓからソース・ドレイン拡散層１７の上面の位置Ｂまでの後退量Ｒｂよりも、シリコン基板１の上面の位置Ｓからチャネル領域Ｃの上面の位置Ｃａ，Ｃｂまでの後退量Ｒｃａ，Ｒｃｂの方が大きくなっている。さらに、シリコン基板１の上面の位置Ｓからゲート酸化膜２の中央部２ａにおけるチャネル領域Ｃの上面の位置Ｃａまでの後退量Ｒｃａよりも、シリコン基板１の上面の位置Ｓからゲート酸化膜２の端部２ｂにおけるチャネル領域Ｃの上面の位置Ｃｂまでの後退量Ｒｃｂ方が大きくなっている。
また、シリコン酸窒化層１２の上面の位置Ｄは、ゲート電極Ｇの底面の位置Ａと等しいか、又はこの位置Ａよりも下に位置している。
尚、ソース・ドレイン拡散層１７の形状は、種々変形することが可能である。例えば、いわゆるエクステンション層等を設けてもよい。また、短チャネル効果の抑制の観点から、基板表面のドーパント不純物濃度を最大にするのが望ましい。
図３乃至図８は、本発明の第１の実施形態に係る半導体装置の製造工程の断面図を示す。以下に、第１の実施形態に係る半導体装置の製造方法について説明する。
まず、図３に示すように、熱酸化法により、所望の不純物をドーピングしたシリコン基板１の表面に例えば５ｎｍの厚さを有するゲート酸化膜２が形成される。次に、シリコン基板１内に素子分離領域となる素子分離絶縁膜６が形成される。この素子分離絶縁膜６の材料としては、例えばシリコン酸化膜等があげられる。その後、ＣＶＤ（Chemical Vapor Deposition）法により、ゲート電極Ｇとなる多結晶シリコン層３及びマスク材４が順次堆積される。ここで、マスク材４としては、例えばシリコン窒化膜等があげられる。
次に、図４に示すように、ＲＩＥ（Reactive Ion Etching）によりマスク材４及び多結晶シリコン層３が加工され、ゲート電極Ｇが形成される。このとき、ゲート長（チャネル長）Ｌ１は、例えば約５０ｎｍである。
次に、図５で示すように、活性窒素イオン（図中に矢印で表示）が入射され、ゲート酸化膜２の一部が窒化される。この際、ゲート電極Ｇと素子分離絶縁膜６間の領域において、素子分離絶縁膜６との境界の窒素濃度が最大となり、ゲート電極Ｇとの境界の窒素濃度が最小となるように、窒化が行われる。その結果、ゲート電極Ｇと素子分離絶縁膜６間におけるシリコン基板１上には、窒素濃度が酸素濃度よりも高いシリコン酸窒化層１２が形成される。このシリコン酸窒化層１２の一端とゲート電極Ｇの端部間には隙間１３が設けられ（シリコン酸窒化層１２の一端とゲート電極Ｇの端部は接しないで）、シリコン酸窒化層１２の他端は素子分離絶縁膜６と接する。尚、活性窒素イオンによる窒化は、例えば、ラジカル窒化プロセスを用いた帯電ラジカル窒素による基板表面窒化でもよいし、基板にバイアスを印加して窒素イオンを引き込んでもよい。
尚、ここでは、ゲート電極Ｇの影になることを利用して、隙間１３が形成される場合を示したが、これに限られず、ゲート電極Ｇとシリコン酸窒化層１２との境界部で窒素濃度が薄ければ隙間１３が無くてもよい。
次に、図６に示すように、熱酸化法により、ゲート電極Ｇの側面に例えば１０ｎｍ程度の厚さを有するゲート側壁酸化膜１４が形成される。この際、チャネル領域の端部からチャネル領域の中央部に向かってシリコン基板１の酸化量が減少するように、シリコン基板１の表面部分とゲート電極Ｇの底面部分が酸化される。このとき、シリコン基板１の表面上に位置するシリコン酸窒化層１２が酸化防止層として機能するため、この部分の酸化反応は進まずに、チャネル領域のバーズビーク酸化が進む。その結果、ゲート電極Ｇの下端部のゲート酸化膜２が厚くなり、ゲート酸化膜２の中央部２ａの膜厚よりも端部２ｂの膜厚が厚くなる。例えば、ゲート酸化膜２の端部２ｂの膜厚は１０ｎｍ程度と厚く、ゲート酸化膜２の中央部２ａの膜厚は６ｎｍ程度になる。
次に、図７に示すように、ＮＯガス又はＮ２Ｏガス雰囲気で９００℃の酸窒化が行われる。これにより、ゲート電極Ｇとゲート酸化膜２との界面、ゲート電極Ｇとゲート側壁酸化膜１４との界面、ゲート酸化膜２とシリコン基板１との界面に、界面窒化層１５が形成される。そして、公知の技術を用いて、ゲート電極Ｇの側面に側壁絶縁膜１６が形成される。尚、側壁絶縁膜１６を形成した後に、界面窒化層１５を形成してもよい。その後、シリコン酸窒化層１２下のシリコン基板１内にソース・ドレイン拡散層１７が形成される。
次に、図８に示すように、マスク材４が選択的に除去される。この際、側壁絶縁膜１６から露出するシリコン酸窒化層１２も除去され、ソース・ドレイン拡散層１７の上面が露出される。
次に、図１に示すように、ゲート電極Ｇ及びソース・ドレイン拡散層１７の上面がシリサイド化され、金属シリサイド層１８ａ，１８ｂがそれぞれ形成される。この金属シリサイド層１８ａ，１８ｂとしては、例えば、コバルトシリサイド、タングステンシリサイド、チタンシリサイド等があげられる。このようにして、トランジスタＴｒを有する半導体装置が完成する。
図９は、本発明の第１の実施形態に係るシリコン酸窒化層の窒素濃度分布図を示す。以下に、第１の実施形態に係るシリコン酸窒化層の窒素濃度分布について説明する。
図９に示すように、シリコン酸窒化層１２のゲート電極Ｇ側の端部からソース・ドレイン拡散層１７側の端部に向かって、シリコン酸窒化層１２の窒素濃度は少しずつ高くなる。従って、シリコン酸窒化層１２のゲート電極Ｇ側の端部の窒素濃度が最も低く、シリコン酸窒化層１２のソース・ドレイン拡散層１７側の端部の窒素濃度が最も高くなっている。
上記第１の実施形態によれば、ゲート電極Ｇの底面の位置Ａよりもソース・ドレイン拡散層１７の上面の位置Ｂの方が下に位置し、このソース・ドレイン拡散層１７の上面の位置Ｂよりもチャネル領域Ｃの上面の位置Ｃａ，Ｃｂの方が下に位置している（図２参照）。すなわち、チャネル領域Ｃの上面の位置を従来よりも下げることができ、特にゲート酸化膜２の端部２ｂの存在により、ソース・ドレイン拡散層１７の空乏層をソース・ドレイン間で分離できる。また、実質的にチャネル長（ソース・ドレイン間の距離）を延ばす効果もある。このため、チャネル長が短くなってもパンチスルーを抑制することができる。従って、短チャンネル効果を抑制でき、トランジスタＴｒの微細化が可能となる。
また、ゲート酸化膜２の中央部２ａの膜厚が、端部２ｂの膜厚に比べて薄くなっている。このため、ゲート電位によるチャネルポテンシャルの支配力が高まり、短チャンネル効果をより効果的に抑制できる。
また、ゲート電極Ｇの端部に位置するゲート酸化膜２の端部２ｂの膜厚が厚い。このため、ゲート電極Ｇとソース・ドレイン拡散層１７間の寄生容量が低減できるのでトランジスタの動作速度の低下をさらに抑制できる。さらに、ゲート電極Ｇの端部とソース・ドレイン拡散層１７間の電界が緩和できるのでトランジスタ特性の経時変動を抑制できる。従って、トランジスタＴｒの信頼性を向上できる。
また、ゲート酸化膜２の端部２ｂの膜厚が厚いため、ゲート電極Ｇとソース・ドレイン拡散層１７間の距離を長くすることもできる。この場合にも、従来のエレベーテッド・ソース・ドレイン構造に比べて、ゲート電極Ｇとソース・ドレイン拡散層１７間のオーバーラップ容量Ｃが低減されるので、トランジスタＴｒの動作速度が低下する問題を抑制できる。
また、ゲート長（チャネル長）Ｌ１は、おおむね５０ｎｍ以下である。この規定値であれば、図６に示すチャネル部の熱酸化工程において、ゲート酸化膜２の中央部２ａ（チャネル中央部）まで十分酸化させることができる。
また、ゲート電極Ｇとゲート酸化膜２との界面、ゲート電極Ｇとゲート側壁酸化膜１４との界面、ゲート酸化膜２とシリコン基板１との界面に、界面窒化層１５を形成する。これにより、ゲート電極Ｇ又はシリコン基板１からゲート酸化膜２へ不純物が混入することを防止できる。
尚、第１の実施形態おいて、シリコン酸窒化層１２を形成した後（図５参照）、隙間１３のゲート酸化膜２（又はゲート電極Ｇとの境界部の窒素低濃度領域）を希フッ酸溶液等で除去し（図１０（ａ）参照）、その後、熱酸化法によりゲート側壁酸化膜１４を形成してもよい。この場合、隙間１３付近の酸化が進み易くなるため、図１０（ｂ）に示すように、ゲート酸化膜２の端部２ｂの膜厚をさらに厚くすることができる。このため、チャネル領域Ｃの端部の上面の位置Ｃｂが下がり、後退量Ｒｃｂをさらに大きくできる。従って、短チャンネル効果をより効果的に抑制できる。
また、ゲート電極Ｇを形成した後（図４参照）、ゲート電極Ｇから露出するゲート酸化膜２を希フッ酸溶液等で除去し（図１１（ａ）参照）、その後、シリコン酸窒化層１２を形成してもよい。この場合、図１１（ｂ）に示すように、図１の構造と比べて、ソース・ドレイン拡散層１７の上面の位置Ｂが下がり、後退量Ｒｂが大きくなるが、同様に、チャネル領域Ｃの端部の上面の位置Ｃｂも下がり、後退量Ｒｃｂも大きくなる。このため、図１の構造と同様、短チャネル効果を抑制できる。また、図１の場合よりも、酸化防止能力の高いシリコン酸窒化層１２を形成することができる。
また、マスク材４をシリコン酸窒化層１２と選択性の高い材料（例えばシリコン酸化膜等）で形成することで、図８のマスク材４の除去工程で、シリコン酸窒化層１２の露出部が除去されないようにしてもよい。この場合、図１２に示すように、ソース・ドレイン拡散層１７の上面にもシリコン酸窒化層１２が残るため、図１の金属シリサイド層１８ｂは形成されない。そして、この場合、ゲート電極Ｇと素子分離絶縁膜６間において、シリコン酸窒化層１２の素子分離絶縁膜６との境界の窒素濃度が最大となり、シリコン酸窒化層１２のゲート電極Ｇとの境界の窒素濃度が最小となる。
［第２の実施形態］
第２の実施形態は、浮遊ゲート電極と制御ゲート電極とを有するメモリセルトランジスタを備えた不揮発性半導体記憶装置の例を示す。
図１３は、本発明の第２の実施形態に係る不揮発性半導体記憶装置の断面図を示す。図１４は、図１３の不揮発性半導体記憶装置の概略的な一部拡大図を示す。以下に、第２の実施形態に係る不揮発性半導体記憶装置について説明する。
図１３に示すように、第２の実施形態において、第１の実施形態と異なる点は、不揮発性半導体記憶装置のメモリセルトランジスタＴｒを例としてあげている点である。従って、次のような構造となっている。
シリコン基板１０１上にはトンネル酸化膜１０２を挟んで浮遊ゲート電極ＦＧが設けられており、この浮遊ゲート電極ＦＧ上には電極間絶縁膜１０８を挟んで制御ゲート電極ＣＧが設けられている。制御ゲート電極ＣＧ上にはシリコン窒化膜１１０が設けられ、シリコン窒化膜１１０、制御ゲート電極ＣＧ及び電極間絶縁膜１０８の側面には側壁カバー膜１１１が設けられている。浮遊ゲート電極ＦＧの側面にはゲート側壁酸化膜１１４が設けられ、浮遊ゲート電極ＦＧの下方のシリコン基板１０１内にはチャネル領域Ｃが形成されている。セル間領域のシリコン基板１０１上にはシリコン酸窒化層１１２が設けられ、このシリコン酸窒化層１１２下のシリコン基板１内にはソース・ドレイン拡散層１１７が設けられている。さらに、浮遊ゲート電極ＦＧとトンネル酸化膜１０２との界面、浮遊ゲート電極ＦＧとゲート側壁酸化膜１１４との界面、トンネル酸化膜１０２とシリコン基板１０１との界面に、界面窒化層１１５が設けられている。
ここで、トンネル酸化膜１０２は、浮遊ゲート電極ＦＧの下付近に位置する中央部１０２ａとゲート側壁酸化膜１１４の下付近に位置する端部１０２ｂとを有する。トンネル酸化膜１０２の端部１０２ｂの膜厚はトンネル酸化膜１０２の中央部１０２ａの膜厚よりも厚く、トンネル酸化膜１０２の膜厚は中央部１０２ａから端部１０２ｂに向かって少しずつ厚くなる。また、トンネル酸化膜１０２とゲート側壁酸化膜１１４との境界は明確ではなく、熱酸化形成によりトンネル酸化膜１０２及びゲート側壁酸化膜１１４はほぼ一体化されている。
ゲート側壁酸化膜１１４の膜厚は、浮遊ゲート電極ＦＧの底面から上面に近づくに従って薄くなっている。換言すると、浮遊ゲート電極ＦＧのゲート長（紙面の横方向の幅）は、底面から上面に近づくに従って長くなっている。
図１４に示すように、浮遊ゲート電極ＦＧの底面（トンネル酸化膜１０２の中央部２ａの上面）の位置Ａよりもソース・ドレイン拡散層１１７の上面の位置Ｂの方が下に位置し、このソース・ドレイン拡散層１１７の上面の位置Ｂよりもチャネル領域Ｃの上面（トンネル酸化膜１０２の中央部１０２ａ及び端部１０２ｂの底面）の位置Ｃａ，Ｃｂの方が下に位置している。さらに、トンネル酸化膜１０２の中央部１０２ａにおけるチャネル領域Ｃの上面（トンネル酸化膜１０２の中央部１０２ａの底面）の位置Ｃａよりも、トンネル酸化膜１０２の端部１０２ｂにおけるチャネル領域Ｃの上面（トンネル酸化膜１０２の端部１０２ｂの底面）の位置Ｃｂの方が下に位置している。
上記の関係を換言すると、シリコン基板１０１の上面の位置Ｓからソース・ドレイン拡散層１１７の上面の位置Ｂまでの後退量Ｒｂよりも、シリコン基板１０１の上面の位置Ｓからチャネル領域Ｃの上面の位置Ｃａ，Ｃｂまでの後退量Ｒｃａ，Ｒｃｂの方が大きくなっている。さらに、シリコン基板１０１の上面の位置Ｓからトンネル酸化膜１０２の中央部１０２ａにおけるチャネル領域Ｃの上面の位置Ｃａまでの後退量Ｒｃａよりも、シリコン基板１０１の上面の位置Ｓからトンネル酸化膜１０２の端部１０２ｂにおけるチャネル領域Ｃの上面の位置Ｃｂまでの後退量Ｒｃｂ方が大きくなっている。
また、シリコン酸窒化層１１２の上面の位置Ｄは、浮遊ゲート電極ＦＧの底面の位置Ａと等しいか、又はこの位置Ａよりも下に位置している。
図１５乃至図２２は、本発明の第２の実施形態に係る不揮発性半導体記憶装置の製造工程の断面図を示す。ここで、図１５（ａ）、図１６（ａ）、図１７（ａ）、図１８（ａ）、図１９乃至図２２は、ビット線方向（チャネル長方向）の断面図を示し、図１５（ｂ）、図１６（ｂ）、図１７（ｂ）及び図１８（ｂ）は、ワード線方向（チャネル幅方向）の断面図を示す。以下に、第２の実施形態に係る不揮発性半導体記憶装置の製造方法について説明する。
まず、図１５（ａ）及び（ｂ）に示すように、熱酸化法により、所望の不純物をドーピングしたシリコン基板１０１の表面に例えば５ｎｍの厚さを有するトンネル酸化膜１０２が形成される。次に、ＣＶＤ法により、浮遊ゲート電極ＦＧとなる例えば１００ｎｍの厚さを有するリンドープの多結晶シリコン層１０３、素子分離加工のためのマスク材１０４が順次堆積される。その後、レジストマスク（図示せず）を用いたＲＩＥ法により、マスク材１０４、多結晶シリコン層１０３、トンネル酸化膜１０２が順次エッチング加工され、さらにシリコン基板１０１の露出領域がエッチングされる。これにより、例えば１００ｎｍの深さｄを有する素子分離溝１０５が形成される。このとき、チャネル幅Ｗは、例えば約５０ｎｍである。
次に、図１６（ａ）及び（ｂ）に示すように、シリコン基板１０１及びマスク材１０４上に例えばシリコン酸化膜からなる素子分離絶縁膜１０６が堆積され、この素子分離絶縁膜１０６で素子分離溝１０５が埋め込まれる。その後、ＣＭＰ（Chemical Mechanical Polish）法により、マスク材１０４が露出するまで、素子分離絶縁膜１０６の上面が平坦化される。
次に、図１７（ａ）及び（ｂ）に示すように、マスク材１０４が選択的にエッチング除去される。そして、希フッ酸溶液を用いて、素子分離絶縁膜１０６の上面が多結晶シリコン層１０３の上面よりも下に位置するまで、素子分離絶縁膜１０６の上部がエッチング除去される。これにより、多結晶シリコン層１０３の側壁面１０７が露出される。この側壁面１０７の高さＨは、例えば５０ｎｍである。
次に、図１８（ａ）及び（ｂ）に示すように、ＣＶＤ法により、多結晶シリコン層１０３及び素子分離絶縁膜１０６上に、例えば１５ｎｍの膜厚を有する電極間絶縁膜１０８が堆積される。この電極間絶縁膜１０８は例えばシリコン酸化膜／シリコン窒化膜／シリコン酸化膜からなる３層構造のＯＮＯ（Oxide Nitride Oxide）膜であり、シリコン酸化膜／シリコン窒化膜／シリコン酸化膜の膜厚はそれぞれ例えば５ｎｍである。その後、ＣＶＤ法により、制御ゲート電極ＦＧとなる例えば１００ｎｍの厚さを有する導電層１０９が電極間絶縁膜１０８上に堆積される。この導電層１０９は、多結晶シリコン層／タングステンシリサイド層からなる２層構造である。さらに、ＣＶＤ法により、ＲＩＥ時のマスク材となるシリコン窒化膜１１０が導電層１０９上に堆積される。
次に、図１９に示すように、レジストマスク（図示せず）を用いたＲＩＥ法により、シリコン窒化膜１１０、導電層１０９、電極間絶縁膜１０８が順次エッチング加工される。これにより、導電層１０９からなる制御ゲート電極ＣＧがパターニングされる。その後、減圧ＣＶＤ法により、シリコン窒化膜１１０、制御ゲート電極ＣＧ及び電極間絶縁膜１０８の側面に例えば５ｎｍの厚さを有する側壁カバー膜１１１が形成される。なお、ここでは、側壁カバー膜１１１として、減圧ＣＶＤ法を用いてシリコン窒化膜を形成するが、プラズマ窒化法を用いて窒化層を形成してもよいし、ＮＯやＮ２Ｏガスのような酸窒化性ガスを用いて酸窒化を行ってもよい。
次に、図２０に示すように、ＲＩＥにより多結晶シリコン層１０３が加工される。これにより、多結晶シリコン層１０３からなる浮遊ゲート電極ＦＧがパターニングされる。このとき、チャネル長Ｌ２は、例えば約５０ｎｍである。
次に、図２１で示すように、隣接セル間の開口部から活性窒素イオン（図中に矢印で表示）が入射され、トンネル酸化膜１０２の一部が窒化される。この際、セル間領域の中央部で窒素濃度が最大になり、セル間領域の端部で窒素濃度が最小となるように、窒化が行われる。その結果、セル間領域の中央部におけるシリコン基板１０１上には、窒素濃度が酸素濃度よりも高いシリコン酸窒化層１１２が形成される。このシリコン酸窒化層１１２は、浮遊ゲート電極ＦＧと接しないように、浮遊ゲート電極ＦＧと隙間１１３を設けて形成されることが望ましい。但し、窒素濃度は薄ければ、浮遊ゲート電極ＦＧと接していてもよい。尚、活性窒素イオンによる窒化は、例えば、ラジカル窒化プロセスを用いた帯電ラジカル窒素による基板表面窒化でもよいし、基板にバイアスを印加して窒素イオンを引き込んでもよい。
次に、図２２に示すように、熱酸化法により、浮遊ゲート電極ＦＧの側面に例えば１０ｎｍ程度の厚さを有するゲート側壁酸化膜１１４が形成される。この際、チャネル領域の端部からチャネル領域の中央部に向かってシリコン基板１の酸化量が減少するように、シリコン基板１の表面部分と浮遊ゲート電極ＦＧの底面部分が酸化される。このとき、セル間の基板表面に位置するシリコン酸窒化層１１２が酸化防止層として機能するため、セル間領域の酸化反応は進まずに、チャネル領域のバーズビーク酸化が進む。その結果、その結果、トンネル酸化膜１０２の中央部１０２ａの膜厚よりも端部１０２ｂの膜厚の方が厚くなる。ここで、トンネル酸化膜１０２の端部１０２ｂの膜厚は１０ｎｍ程度と厚く、トンネル酸化膜１０２の中央部１０２ａの膜厚は６ｎｍ程度である。尚、電極間絶縁膜１０８の側面部分は、側壁カバー膜１１１で覆ってあるため、バーズビーク酸化は起こらない。
次に、図１３に示すように、ＮＯガス又はＮ２Ｏガス雰囲気で９００℃の酸窒化が行われる。これにより、浮遊ゲート電極ＦＧとトンネル酸化膜１０２との界面、浮遊ゲート電極ＦＧとゲート側壁酸化膜１１４との界面、トンネル酸化膜１０２とシリコン基板１０１との界面に、界面窒化層１１５が形成される。その後、公知の技術を用いて、シリコン酸窒化層１１２下のシリコン基板１０１内にソース・ドレイン拡散層１１７が形成される。このようにして、不揮発性メモリセルトランジスタＴｒが完成する。
図２３は、本発明の第２の実施形態に係るシリコン酸窒化層の窒素濃度分布図を示す。以下に、第２の実施形態に係るシリコン酸窒化層の窒素濃度分布について説明する。
図２３に示すように、シリコン酸窒化層１１２の端部から中央部に向かって、シリコン酸窒化層１１２の窒素濃度は少しずつ高くなる。従って、シリコン酸窒化層１１２の端部の窒素濃度が最も低く、シリコン酸窒化層１１２の中央部の窒素濃度が最も高くなっている。
上記第２の実施形態によれば、以下のように、第１の実施形態とほぼ同様の効果を得ることができる。
浮遊ゲート電極ＦＧの底面の位置Ａよりもソース・ドレイン拡散層１１７の上面の位置Ｂの方が下に位置し、このソース・ドレイン拡散層１１７の上面の位置Ｂよりもチャネル領域Ｃの上面の位置Ｃａ，Ｃｂの方が下に位置している（図１４参照）。すなわち、チャネル領域Ｃの上面の位置を従来よりも下げることができ、特にトンネル酸化膜１０２の端部１０２ｂの存在により、ソース・ドレイン拡散層１１７の空乏層をソース・ドレイン間で分離できる。また、実質的にチャネル長（ソース・ドレイン間の距離）を延ばす効果もある。このため、一般的にチャネル不純物濃度が低い不揮発性メモリセルトランジスタＴｒの場合において、チャネル長が短くなってもパンチスルーを抑制することができる。従って、短チャンネル効果を抑制でき、メモリセルトランジスタＴｒの飛躍的な微細化が可能となる。
また、トンネル酸化膜１０２の中央部１０２ａの膜厚が、端部１０２ｂの膜厚に比べて薄くなっている。このため、ゲート電位によるチャネルポテンシャルの支配力が高まり、短チャンネル効果をより効果的に抑制できる。
また、浮遊ゲート電極ＦＧの端部に位置するトンネル酸化膜１０２の端部１０２ｂの膜厚が厚い。このため、浮遊ゲート電極ＦＧとソース・ドレイン拡散層１１７間の寄生容量が低減できるのでメモリセルトランジスタＴｒの動作速度の低下をさらに抑制できる。さらに、浮遊ゲート電極ＦＧの端部とソース・ドレイン拡散層１１７間の電界が緩和できるので、信頼性が重要視されるメモリセルトランジスタＴｒの信頼性を飛躍的に向上できる。
また、トンネル酸化膜１０２の端部１０２ｂの膜厚が厚いため、浮遊ゲート電極ＦＧとソース・ドレイン拡散層１１７間の距離を長くすることもできる。この場合にも、このため、従来のエレベーテッド・ソース・ドレイン構造に比べて、浮遊ゲート電極ＦＧとソース・ドレイン拡散層１１７間のオーバーラップ容量Ｃが低減されるので、メモリセルトランジスタＴｒの動作速度が低下する問題を抑制できる。
また、浮遊ゲート電極ＦＧのゲート長（チャネル長）Ｌ２は、おおむね５０ｎｍ以下である。この規定値であれば、図２２に示すチャネル部の熱酸化工程において、トンネル酸化膜１０２の中央部１０２ａ（チャネル中央部）までバーズビーク酸化反応が進んで、好適なトランジスタ構造が実現でき、さらに、ゲート側壁酸窒化時にトンネル酸化膜１０２のバーズビーク窒化反応が進んで高品質膜が実現できる。
また、浮遊ゲート電極ＦＧとトンネル酸化膜１０２との界面、浮遊ゲート電極ＦＧとゲート側壁酸化膜１１４との界面、トンネル酸化膜１０２とシリコン基板１０１との界面に、界面窒化層１１５を形成する。これにより、浮遊ゲート電極ＦＧ又はシリコン基板１０１からトンネル酸化膜１０２へ不純物が混入することを防止できる。その結果、トンネル酸化膜１０２の低電界リークを抑えられるので、電荷保持特性を向上できる。
また、電極間絶縁膜１０８の側壁部分は、側壁カバー膜１１８で覆ってあるため、バーズビーク酸化されない。このため、高いセルカップリング比を有するセルトランジスタＴｒを実現でき、セル特性のばらつきを抑制できる。
尚、第２の実施形態おいて、シリコン酸窒化層１１２を形成した後（図２１参照）、隙間１１３のトンネル酸化膜１０２又は窒素低濃度領域のトンネル酸化膜１０２を希フッ酸溶液等で除去し（図２４（ａ）参照）、その後、熱酸化法によりゲート側壁酸化膜１１４を形成してもよい。この場合、隙間１１３付近の酸化が進み易くなるため、図２４（ｂ）に示すように、トンネル酸化膜１０２の端部１０２ｂの膜厚をさらに厚くすることができる。このため、チャネル領域Ｃの端部の上面の位置Ｃｂが下がり、後退量Ｒｃｂをさらに大きくできる。従って、短チャンネル効果をより効果的に抑制できる。
また、浮遊ゲート電極ＦＧを形成した後（図２０参照）、浮遊ゲート電極ＦＧから露出するトンネル酸化膜１０２を希フッ酸溶液等で除去し（図２５（ａ）参照）、その後、シリコン酸窒化層１１２を形成してもよい。この場合、図２５（ｂ）に示すように、図１３の構造と比べて、ソース・ドレイン拡散層１１７の上面の位置Ｂが下がり、後退量Ｒｂが大きくなるが、同様に、チャネル領域Ｃの端部の上面の位置Ｃｂも下がり、後退量Ｒｃｂも大きくなる。このため、図１３の構造と同様、短チャネル効果を抑制できる。また、図１３の場合よりも、酸化防止能力の高いシリコン酸窒化層１１２を形成することができる。
その他、本発明は、上記各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で、種々に変形することが可能である。例えば、ＳＯＩ（Silicon On Insulator）基板を用いることも可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
本発明の第１の実施形態に係わる半導体装置を示す断面図。 図１の半導体装置の概略的な一部拡大図。 本発明の第１の実施形態に係わる半導体装置の製造工程を示す断面図。 図３に続く、本発明の第１の実施形態に係わる半導体装置の製造工程を示す断面図。 図４に続く、本発明の第１の実施形態に係わる半導体装置の製造工程を示す断面図。 図５に続く、本発明の第１の実施形態に係わる半導体装置の製造工程を示す断面図。 図６に続く、本発明の第１の実施形態に係わる半導体装置の製造工程を示す断面図。 図７に続く、本発明の第１の実施形態に係わる半導体装置の製造工程を示す断面図。 本発明の第１の実施形態に係るシリコン酸窒化層の窒素濃度分布を示す図。 図１０（ａ）及び（ｂ）は、本発明の第１の実施形態に係る他の半導体装置の製造工程であり、シリコン酸窒化層を形成した後、隙間のゲート酸化膜を除去する場合を示す断面図。 図１１（ａ）及び（ｂ）は、本発明の第１の実施形態に係る他の半導体装置の製造工程であり、ゲート電極を形成した後、ゲート電極から露出するゲート酸化膜を除去する場合を示す断面図。 本発明の第１の実施形態に係る他の半導体装置の製造工程であり、マスク材の除去工程において、シリコン酸窒化層の露出部が除去されない場合を示す断面図。 本発明の第２の実施形態に係わる半導体装置を示す断面図。 図１３の半導体装置の概略的な一部拡大図。 本発明の第２の実施形態に係わる不揮発性半導体記憶装置の製造工程を示す断面図。 図１５に続く、本発明の第２の実施形態に係わる不揮発性半導体記憶装置の製造工程を示す断面図。 図１６に続く、本発明の第２の実施形態に係わる不揮発性半導体記憶装置の製造工程を示す断面図。 図１７に続く、本発明の第２の実施形態に係わる不揮発性半導体記憶装置の製造工程を示す断面図。 図１８に続く、本発明の第２の実施形態に係わる不揮発性半導体記憶装置の製造工程を示す断面図。 図１９に続く、本発明の第２の実施形態に係わる不揮発性半導体記憶装置の製造工程を示す断面図。 図２０に続く、本発明の第２の実施形態に係わる不揮発性半導体記憶装置の製造工程を示す断面図。 図２１に続く、本発明の第２の実施形態に係わる不揮発性半導体記憶装置の製造工程を示す断面図。 本発明の第２の実施形態に係るシリコン酸窒化層の窒素濃度分布を示す図。 図２４（ａ）及び（ｂ）は、本発明の第２の実施形態に係る他の不揮発性半導体記憶装置の製造工程であり、シリコン酸窒化層を形成した後、隙間のトンネル酸化膜を除去する場合を示す断面図。 図２５（ａ）及び（ｂ）は、本発明の第２の実施形態に係る他の不揮発性半導体記憶装置の製造工程であり、浮遊ゲート電極を形成した後、浮遊ゲート電極から露出するトンネル酸化膜を除去する場合を示す断面図。 従来技術によるエレベーテッド・ソース・ドレイン構造の半導体装置を示す模式図。
符号の説明
１，１０１…シリコン基板、２…ゲート酸化膜、２ａ…ゲート酸化膜の中央部、２ｂ…ゲート酸化膜の端部、３，１０３…多結晶シリコン層、４，１０４…マスク材、６，１０６…素子分離絶縁膜、１２，１１２…シリコン酸窒化層、１３，１１３…隙間、１４，１１４…ゲート側壁酸化膜、１５，１１５…窒化層、１６…側壁絶縁膜、１７，１１７…ソース・ドレイン拡散層、１８ａ，１８ｂ…金属シリサイド層、１０２…トンネル酸化膜、１０２ａ…トンネル酸化膜の中央部、１０２ｂ…トンネル酸化膜の端部、１０５…素子分離溝、１０７…側壁面、１０８…電極間絶縁膜、１０９…導電層、１１０…シリコン窒化膜、１１１…側壁カバー膜、Ｃ…チャネル領域、Ｇ…ゲート電極、ＦＧ…浮遊ゲート電極、ＣＧ…制御ゲート電極、Ｔｒ…トランジスタ。

Claims (5)

  1. 半導体基板と、
    前記半導体基板上に形成されたゲート絶縁膜と、
    前記ゲート絶縁膜上に形成されたゲート電極と、
    前記半導体基板内に形成されたソース・ドレイン拡散層と、
    前記ゲート絶縁膜下の前記半導体基板内に形成されたチャネル領域と
    を具備し、
    前記ゲート電極の底面よりも前記ソース・ドレイン拡散層の上面が下に位置し、前記ソース・ドレイン拡散層の前記上面よりも前記チャネル領域の上面が下に位置する
    ことを特徴とする半導体装置。
  2. 前記ゲート絶縁膜の膜厚は、前記チャネル領域の中央から前記ソース・ドレイン拡散層に近づくに従って厚くなっていることを特徴とする請求項１に記載の半導体装置。
  3. 前記ソース・ドレイン拡散層上に形成された窒素含有絶縁膜と
    をさらに具備することを特徴とする請求項１に記載の半導体装置。
  4. 前記窒素含有絶縁膜の前記ゲート電極側の第１の端部の窒素濃度は、前記窒素含有絶縁膜の前記ソース・ドレイン拡散層側の第２の端部の窒素濃度よりも低いことを特徴とする請求項３に記載の半導体装置。
  5. 半導体基板上にゲート絶縁膜を形成する工程と、
    前記ゲート絶縁膜上にゲート電極を選択的に形成する工程と、
    前記ゲート絶縁膜の一部を窒化して窒素含有絶縁膜を形成する工程と、
    前記ゲート電極のチャネル領域の端部から中央部に向かって前記半導体基板の酸化量が減少するように熱酸化を行い、前記ゲート電極の側面に側壁層を形成するとともに、前記ゲート電極の下端部の前記ゲート絶縁膜を厚くする工程と、
    前記半導体基板内にソース・ドレイン拡散層を形成する工程と
    を具備することを特徴とする半導体装置の製造方法。
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