JP2003264290A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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semiconductor device
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高志 三村
Keiji Ikeda
圭司 池田
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Fujitsu Ltd
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Abstract

(57)【要約】 【課題】 短チャネル効果を抑制しつつ、更なるキャリ
ア移動度の向上を実現しうる半導体装置及びその製造方
法を提供する。 【解決手段】 絶縁層１６上に形成された半導体層１８
と、半導体層上にゲート絶縁膜２０を介して形成された
ゲート電極２２と、ゲート電極の両側の半導体層に形成
されたソース／ドレイン領域２４と、ゲート電極の下方
領域の絶縁層１６に埋め込まれた半導体領域１４とを有
している。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に係り、特に短チャネル効果を抑制しつつ、
キャリア移動度を向上し得る半導体装置及びその製造方
法に関する。
【０００２】
【従来の技術】近時では、ＭＯＳＦＥＴの高速化、微細
化を実現すべく、ＳＯＩ基板を用いることが注目されて
いる。
【０００３】ＳＯＩ基板を用いた提案されている半導体
装置を図２７を用いて説明する。図２７は、提案されて
いる半導体装置を示す断面図である。
【０００４】図２７に示すように、Ｓｉより成る基板１
１０上には、絶縁層１１２を介してＳｉより成る半導体
層が形成されている。基板１１０は、ＳＯＩ基板１０８
の支持基板であり、絶縁層１１２は、ＳＯＩ基板１０８
の埋め込み酸化膜であり、半導体層１１４は、ＳＯＩ基
板１０８の埋め込み酸化膜上に形成されたＳｉ層であ
る。半導体層１１４上には、ゲート絶縁膜１２０を介し
てゲート電極１２２が形成されている。ゲート電極１２
２の両側の半導体層１１４には、ソース／ドレイン拡散
層１２４が形成されている。
【０００５】ＳＯＩ基板を用いた提案されている半導体
装置では、ソース／ドレイン拡散層１２４の底面とシリ
コン基板１１０との間に絶縁膜１１２が形成されている
ため、ソース／ドレイン拡散層１２４とシリコン基板１
１０との間の寄生容量を低減することができる。また、
ＳＯＩ基板が用いられているため、ソース／ドレイン拡
散層の浅接合形成も容易である。
【０００６】ところで、近時では、半導体装置の更なる
微細化が進められている。半導体装置の微細化に伴っ
て、短チャネル効果が生じるのを防止すべく、半導体層
１１４の厚さをより薄くすることが行われている。
【０００７】
【発明が解決しようとする課題】しかしながら、半導体
層１１４の薄さを薄くしていくと、半導体層１１４と埋
め込み拡散層１１２との界面において、キャリアの表面
散乱やフォノン散乱が増大し、これによりキャリア移動
度が低下してしまう（参考文献：応用物理学会分科会、
シリコンテクノロジー、No.35, 22th January 2002, p
p.88-93）。キャリア移動度の低下は、更なる半導体装
置の高速化における阻害要因となっていた。
【０００８】本発明の目的は、短チャネル効果を抑制し
つつ、更なるキャリア移動度の向上を実現しうる半導体
装置及びその製造方法を提供することにある。
【０００９】
【課題を解決するための手段】上記目的は、絶縁層上に
形成された半導体層と、前記半導体層上にゲート絶縁膜
を介して形成されたゲート電極と、前記ゲート電極の両
側の前記半導体層に形成されたソース／ドレイン領域
と、前記ゲート電極の下方領域の前記絶縁層に埋め込ま
れた半導体領域とを有することを特徴とする半導体装置
により達成される。
【００１０】また、上記目的は、基板上に形成された第
１の半導体層上にマスクを形成する工程と、前記マスク
の両側の前記第１の半導体層を酸化することにより、前
記マスクから露出している部分の前記第１の半導体層を
絶縁層にする工程と、前記第１の半導体層上及び前記絶
縁層上に、第２の半導体層を形成する工程と、前記第２
の半導体層上に、ゲート絶縁膜を形成する工程と、前記
ゲート絶縁膜上にゲート電極を形成する工程と、前記ゲ
ート電極の両側の前記第２の半導体層にソース／ドレイ
ン領域を形成する工程とを有することを特徴とする半導
体装置の製造方法により達成される。
【００１１】
【発明の実施の形態】［第１実施形態］本発明の第１実
施形態による半導体装置及びその製造方法を図１乃至図
５を用いて説明する。図１は、本実施形態による半導体
装置を示す断面図である。
【００１２】（半導体装置）まず、本実施形態による半
導体装置を図１を用いて説明する。
【００１３】図１に示すように、シリコンより成る基板
１０上には、例えば厚さ１００ｎｍのＳｉＯ2より成る
絶縁層１２が形成されている。
【００１４】絶縁層１２上には、例えば厚さ２０ｎｍの
ｐ形のＳｉより成る半導体領域１４が形成されている。
半導体領域１４は、単結晶化されている。
【００１５】半導体領域１４の両側には、ＳｉＯ2より
成る絶縁層１６が形成されている。絶縁層１６は、半導
体層を酸化することにより形成されたものである。
【００１６】なお、本実施形態では、ＳＯＩ基板８が用
いられている。基板１０は、ＳＯＩ基板８の支持基板で
ある。また、絶縁層１２は、ＳＯＩ基板８の埋め込み酸
化膜（BOX,Buried OXide）である。また、半導体領域１
４は、ＳＯＩ基板８の埋め込み酸化膜上に形成されたＳ
ｉ層の一部である。
【００１７】半導体領域１４上及び絶縁層１６上には、
真性のＳｉより成る厚さ１０ｎｍの半導体層１８が形成
されている。半導体層１８は、半導体領域１４上にエピ
タキシャル成長されている。
【００１８】半導体層１８上には、例えば膜厚２ｎｍ以
下のＳｉＯ2より成るゲート絶縁膜２０を介して、ポリ
シリコンより成るゲート電極２２が形成されている。
【００１９】ゲート電極２２の側面には、例えばＳｉＯ
2より成るサイドウォール絶縁膜２３が形成されてい
る。
【００２０】ゲート電極２２の両側の半導体層１８に
は、Ｐｔシリサイドより成るソース／ドレイン領域２４
が形成されている。
【００２１】なお、ここでは、Ｐｔシリサイドより成る
ソース／ドレイン領域２４を例に説明するが、ソース／
ドレイン領域２４はＰｔシリサイドに限定されるもので
はない。例えば、Ｅｒシリサイド、Ｔｉシリサイド、Ｗ
シリサイド、Ｃｏシリサイド、Ｎｉシリサイド、Ｇｄシ
リサイド、Ｐｄシリサイド等、他の金属シリサイドによ
りソース／ドレイン領域２４を構成してもよい。
【００２２】また、ゲート電極２２上には、Ｐｔシリサ
イドより成る金属シリサイド膜２６が形成されている。
【００２３】ソース／ドレイン領域２４上には、それぞ
れソース／ドレイン電極２８が形成されている。
【００２４】こうして本実施形態による半導体装置が構
成されている。
【００２５】本実施形態による半導体装置は、半導体層
１８の下に半導体領域１４が形成されており、しかも、
ソース／ドレイン領域２４の下、即ち、半導体領域１４
の両側に絶縁層１６が形成されていることに主な特徴が
ある。
【００２６】図２２に示す提案されている半導体装置で
は、ショートチャネル効果を防止するために単に半導体
層１１４を薄くしているため、半導体層１１４と埋め込
み酸化膜１１２との界面において、キャリアの表面散乱
やフォノン散乱が生じてしまう。このため、提案されて
いる半導体装置は、移動度が低下し、高速化を図ること
ができなかった。
【００２７】これに対し、本実施形態によれば、半導体
層１８の下に半導体領域１４が形成されているため、図
２に示すようなエネルギーバンド構造となる。図２は、
本実施形態による半導体装置のエネルギーバンド構造を
示す図である。
【００２８】図２に示すように、本実施形態では、半導
体領域１４と半導体層１８との境界付近が、キャリアに
対するポテンシャルバリアのピークとなる。従って、本
実施形態によれば、キャリアを半導体層１８に閉じ込め
ることができる。本実施形態によれば、埋め込み酸化膜
１２の表面から離間した領域にキャリアが閉じ込められ
るため、埋め込み酸化膜１２の表面におけるキャリアの
表面散乱やフォノン散乱を防止することができる。
【００２９】しかも、本実施形態によれば、ソース／ド
レイン領域２４の下、即ち、半導体領域１４の両側に絶
縁層１６が形成されているため、ソース／ドレイン領域
２４から放射状に電界が延びるのを防止することができ
る。このため、本実施形態によれば、短チャネル効果を
防止することができる。
【００３０】このように、本実施形態によれば、短チャ
ネル効果を防止しつつ、キャリアの表面散乱やフォノン
散乱を防止することができるため、移動度が高く、高速
な半導体装置を提供することができる。
【００３１】なお、本実施形態による半導体装置は、キ
ャリアをポテンシャルバリアにより半導体層１８に閉じ
込めることから、チャネル・バリア（Channel Barrie
r、ＣＢ）ＭＯＳＦＥＴと称される。
【００３２】（半導体装置の製造方法）次に、本実施形
態による半導体装置の製造方法を図３乃至図５を用いて
説明する。図３乃至図５は、本実施形態による半導体装
置の製造方法を示す工程断面図である。
【００３３】まず、図３（ａ）に示すように、ＳＯＩ基
板８を用意する。具体的には、例えば、シリコン基板１
０の内部にＳｉＯ2より成る埋め込み酸化膜１２が埋め
込まれ、埋め込み酸化膜１２上のＳｉ層１４の厚さが例
えば２０ｎｍとなっているＳＯＩ基板８を用いる。
【００３４】次に、全面に、例えばスパッタ法により、
ＳｉＮ膜を形成する。この後、フォトリソグラフィ技術
を用い、ＳｉＮ膜をパターニングする。これにより、図
３（ｂ）に示すように、ＳｉＮより成るハードマスク３
０が形成される。
【００３５】次に、図３（ｃ）に示すように、例えば熱
酸化法により、ハードマスク３０をマスクとして、ハー
ドマスク３０から露出している部分の半導体層１４を酸
化する。これにより、ハードマスク３０から露出してい
る部分の半導体層１４が、ＳｉＯ2より成る絶縁層１６
となる。こうして、半導体領域１４が絶縁層１６に埋め
込まれることとなる。
【００３６】次に、図３（ｄ）に示すように、ウエット
エッチングにより、ハードマスク３０を除去する。
【００３７】次に、イオン注入法により、半導体領域１
４にｐ形のドーパント不純物であるボロンを注入する。
これにより、半導体領域１４の導電型がｐ形となる。
【００３８】次に、図４（ａ）に示すように、全面に、
例えばＣＶＤ（Chemical Vapor Deposition、化学気相
堆積）法により、例えば膜厚１０ｎｍのアモルファスシ
リコン膜１７を形成する。原料ガスは、例えばＳｉＨ4
とする。また、成膜温度は、例えば４５０℃程度とす
る。
【００３９】次に、図４（ｂ）に示すように、固相エピ
タキシャル（Solid Phase Epitaxial：ＳＰＥ）成長法
又はエキシマレーザアニール（Eximer Laser Annealin
g、ＥＬＡ）法等により、アモルファスシリコン膜１７
を単結晶化する。熱処理条件は、例えば５５０℃、１２
時間とする。これにより、半導体領域１４の中心から両
側に例えば０．２〜０．３μｍ程度ずつ単結晶が成長す
る。ゲート長は例えば０．１μｍ程度であるので、この
程度単結晶が成長すれば十分である。こうして、単結晶
化された半導体層１８が形成される。
【００４０】次に、全面に、熱酸化法により、例えば膜
厚２ｎｍのＳｉＯ2より成るゲート絶縁膜２０を形成す
る。
【００４１】次に、全面に、ＣＶＤ法により、例えば膜
厚１８０ｎｍのポリシリコン膜を形成する。この後、フ
ォトリソグラフィ技術を用い、ポリシリコン膜をパター
ニングする。これにより、ポリシリコンより成るゲート
電極２２が形成される。
【００４２】次に、全面に、例えばＣＶＤ法により、例
えば膜厚１５０ｎｍのＳｉＯ2膜を形成する。この後、
ＳｉＯ2膜を異方性エッチングする。これにより、ゲー
ト電極２２の側壁に、ＳｉＯ2より成るサイドウォール
絶縁膜２３が形成される（図４（ｃ）参照）。
【００４３】次に、図５（ａ）に示すように、全面に、
Ｐｔより成る金属膜３６を形成する。
【００４４】次に、熱処理を行うことにより、ゲート電
極２０の両側の半導体層１８をシリサイド化する。これ
により、Ｐｔシリサイドより成るソース／ドレイン領域
２４が形成される。この後、未反応の金属膜３６をエッ
チングする。こうして、ゲート電極２２の両側の半導体
層１８に、Ｐｔシリサイドより成るソース／ドレイン領
域２４が形成される（図５（ｂ）参照）。また、ゲート
電極２２上には、Ｐｔシリサイドより成る金属シリサイ
ド膜２６が形成される。ソース／ドレイン領域２４に金
属シリサイドが用いられているため、ソース／ドレイン
拡散層を形成するためのイオン注入工程が不要である。
このため、製造工程を簡略化することができ、半導体装
置の低コスト化に寄与することができる。
【００４５】次に、図５（ｃ）に示すように、ソース／
ドレイン領域２４上に、ソース／ドレイン電極２８を形
成する。
【００４６】こうして本実施形態による半導体装置が製
造される。
【００４７】（変形例（その１））次に、本実施形態に
よる半導体装置の変形例（その１）を図６を用いて説明
する。図６は、本変形例による半導体装置を示す断面図
である。
【００４８】本変形例による半導体装置は、ゲート電極
２２の両側の半導体層１８に、金属より成るソース／ド
レイン領域２４ａが埋め込まれていることに主な特徴が
ある。
【００４９】図６に示すように、ゲート電極２２の両側
の半導体層１８には、例えばＰｔより成るソース／ドレ
イン領域２４ａが埋め込まれている。
【００５０】なお、ここでは、Ｐｔより成るソース／ド
レイン領域２４ａを例に説明するが、ソース／ドレイン
領域２４ａはＰｔに限定されるものではない。例えば、
Ｅｒ、Ｔｉ、Ｗ、Ｃｏ、Ｎｉ、Ｇｄ、Ｐｄ等、他の金属
によりソース／ドレイン領域２４ａを構成してもよい。
【００５１】こうして本変形例による半導体装置が構成
されている。
【００５２】次に、本変形例による半導体装置の製造方
法を図７を用いて説明する。図７は本変形例による半導
体装置を示す工程断面図である。
【００５３】まず、サイドウォール絶縁膜２３を形成す
る工程までは、図３（ａ）乃至図４（ｃ）に示す半導体
装置の製造方法と同様であるので説明を省略する。
【００５４】次に、全面に、レジスト膜３８を形成す
る。この後、フォトリソグラフィ技術を用い、レジスト
膜３８に、半導体層１８に達する開口部４０を形成する
（図７（ａ）参照）。
【００５５】次に、図７（ｂ）に示すように、レジスト
膜３８をマスクとして、半導体層１８をエッチングす
る。
【００５６】次に、図７（ｃ）に示すように、全面に、
例えばＰｔより成る金属膜４２を形成する。
【００５７】次に、図７（ｄ）に示すように、ソース／
ドレイン領域２４ａを除く領域における金属膜４２をエ
ッチングする。こうして、ゲート電極２２の両側の半導
体層１８に金属より成るソース／ドレイン領域２４ａが
埋め込まれる。この後、レジスト膜３８を除去する。
【００５８】こうして、本変形例による半導体装置が製
造される。
【００５９】（変形例（その２））次に、本実施形態に
よる半導体装置の変形例（その２）を図８を用いて説明
する。図８は、本変形例による半導体装置を示す断面図
である。
【００６０】本変形例による半導体装置は、ゲート電極
２２の両側の半導体層１８に不純物をイオン注入するこ
とにより、ソース／ドレイン拡散層２４ｂが形成されて
いることに主な特徴がある。
【００６１】図８に示すように、本変形例による半導体
装置では、ゲート電極２２の両側の半導体装置１８にソ
ース／ドレイン拡散層２４ｂが形成されている。
【００６２】ゲート電極２２上、ソース／ドレイン拡散
層２４ｂ上には、それぞれ金属シリサイド膜２６、２８
ａが形成されている。
【００６３】こうして本変形例による半導体装置が構成
されている。
【００６４】次に本変形例による半導体装置の製造方法
を図９を用いて説明する。図９は、本変形例による半導
体装置の製造方法を示す工程断面図である。
【００６５】まず、サイドウォール絶縁膜２３を形成す
る工程までは、図３（ａ）乃至図４（ｃ）に示す半導体
装置の製造方法と同様であるので説明を省略する。
【００６６】次に、例えばイオン注入法により、サイド
ウォール絶縁膜２３が形成されたゲート電極２２に自己
整合で、半導体層１８にドーパント不純物を導入する。
また、これにより、ゲート電極２２の両側に、ソース／
ドレイン拡散層２４ｂが形成される。
【００６７】次に、全面に、サリサイド（SALICIDE、Se
lf-Aligned Silicide）プロセスを用いて、ゲート電極
２２上及びソース／ドレイン拡散層２４ｂ上に、金属シ
リサイド膜２８を形成する。
【００６８】即ち、まず、全面に、例えば蒸着法によ
り、例えばＴｉ、Ｃｏ又はＮｉより成る金属膜を堆積す
る。次に、ＲＴＡ（Rapid Thermal Anneal）により、低
温にて、露出しているゲート電極２２及びソース／ドレ
イン拡散層２４ｂに自己整合で金属シリサイド膜を形成
する。次に、ウエットエッチング、ＲＩＥ（Reactive I
on Etching、反応性イオンエッチング）、又はイオンミ
リングにより、未反応の金属膜をエッチングする。次
に、ＲＴＡ法により、熱処理を行い、金属シリサイド膜
の膜質を向上する。こうして、サリサイドプロセスによ
り、ゲート電極２２上及びソース／ドレイン領域２４ｂ
上に、金属シリサイド膜２６、２８ａがそれぞれ形成さ
れる（図９参照）。
【００６９】こうして本変形例による半導体装置が製造
される。
【００７０】（変形例（その３））次に、本実施形態に
よる半導体装置の変形例（その３）を図１０を用いて説
明する。図１０は、本変形例による半導体装置を示す断
面図である。
【００７１】本変形例による半導体装置は、真性のＳｉ
より成る半導体層１８の下に、真性のＳｉより成る半導
体領域１４ａが形成されていることに主な特徴がある。
【００７２】図１に示す半導体装置では、真性のＳｉよ
り成る半導体層１８の下に、ｐ形のＳｉより成る半導体
領域１４が形成されていたため、図２に示すようなエネ
ルギーバンド構造となり、キャリアが半導体層１８内に
閉じ込められた。
【００７３】これに対し、本変形例では、真性のＳｉよ
り成る半導体層１８の下に、真性のＳｉより成る半導体
領域１４ａが形成されているため、図１１に示すような
エネルギーバンド構造となる。図１１は、本変形例によ
る半導体装置のエネルギーバンド構造を示す図である。
即ち、本変形例では、図１に示す半導体装置のように半
導体層１８のみにキャリアを閉じ込めることはできな
い。
【００７４】しかし、本変形例では、真性のＳｉより成
る半導体層１８の下に、真性のＳｉより成る半導体領域
１４ａが形成されているため、半導体層１８のみにより
チャネル層を構成した場合と比べて、ゲート電極２２の
下方の半導体層の総膜厚が厚くなっている。即ち、本変
形例では、厚い半導体層を用いてチャネル層を構成した
場合と同程度にまで、キャリアの表面散乱やフォノン散
乱を抑制することができる。
【００７５】しかも、厚い半導体層を用いてチャネル層
を構成した場合には、一般に短チャネル効果が生じやす
いが、本変形例では、半導体領域１４ａの両側、即ち、
ソース／ドレイン領域２４の下に絶縁層１６が形成され
ているため、短チャネル効果は抑制される。
【００７６】従って、本変形例によっても、短チャネル
効果を抑制しつつ、移動度が高く、高速な半導体装置を
提供することができる。
【００７７】（変形例（その４））次に、本実施形態に
よる半導体装置の変形例（その４）を図１２を用いて説
明する。図１２は、本変形例による半導体装置を示す断
面図である。
【００７８】本変形例による半導体装置は、真性のＳｉ
Ｇｅより成る半導体層１８ａの下に、ｐ形のＳｉＧｅよ
り成る半導体領域１４ｂが形成されていることに主な特
徴がある。
【００７９】図１２に示すように、真性のＳｉＧｅより
成る半導体層１８ａの下には、ｐ形のＳｉＧｅより成る
半導体領域１４ｂが形成されている。半導体領域１４ｂ
の組成は、例えばＳｉ0.5Ｇｅ0.5となっている。また、
半導体領域１４ｂの組成も、例えばＳｉ0.5Ｇｅ0.5とな
っている。
【００８０】なお、基板１０ａは、ＳｉＧｅＯＩ基板８
ａの支持基板である。また、絶縁層１２は、ＳｉＧｅＯ
Ｉ基板８ａの埋め込み酸化膜である。また、半導体領域
１４ｂは、ＳｉＧｅＯＩ基板８ａの埋め込み酸化膜上に
形成されたＳｉＧｅ層である。なお、ＳｉＧｅＯＩ基板
とは、支持基板上に形成された埋め込み酸化膜上にＳｉ
Ｇｅより成る半導体層が形成されている基板のことをい
う。
【００８１】本変形例による半導体装置は、真性のＳｉ
Ｇｅより成る半導体層１８ａの下に、ｐ形のＳｉＧｅよ
り成る半導体領域１４ｂが形成されているため、図１に
示す半導体装置と同様に、キャリアを半導体層１８ａ中
に閉じ込めることができる。即ち、本変形例によって
も、埋め込み酸化膜１２表面から離間した領域にキャリ
アを閉じ込めることができる。
【００８２】このため、本変形例によっても、短チャネ
ル効果を抑制しつつ、表面散乱やフォノン散乱を防止す
ることができ、ひいては、移動度が高く、高速な半導体
装置を提供することができる。
【００８３】（変形例（その５））次に、本実施形態に
よる半導体装置の変形例（その５）を図１３を用いて説
明する。図１３は、本変形例による半導体装置を示す断
面図である。
【００８４】本変形例による半導体装置は、真性のＳｉ
Ｇｅより成る半導体層１８ａの下に、真性のＳｉＧｅよ
り成る半導体領域１４ｃが形成されていることに主な特
徴がある。
【００８５】図１２に示す半導体装置では、真性のＳｉ
Ｇｅより成る半導体層１８ａの下に、ｐ形のＳｉＧｅよ
り成る半導体領域１４ｂが形成されていたため、キャリ
アが半導体層１８ａ内に閉じ込められた。
【００８６】これに対し、本変形例では、真性のＳｉＧ
ｅより成る半導体層１８ａの下に、真性のＳｉＧｅより
成る半導体領域１４ｂが成長されているため、図１４に
示すようなエネルギーバンド構造となる。図１４は、本
変形例による半導体装置のエネルギーバンド構造を示す
図である。
【００８７】図１４から分かるように、本変形例では、
半導体層１８ａのみにキャリアを閉じ込めることはでき
ない。
【００８８】しかし、本変形例による半導体装置は、図
１０に示す半導体装置と同様に、厚い半導体層を用いて
チャネル層を形成した場合と同程度にまで、キャリアの
表面散乱やフォノン散乱を抑制することができる。
【００８９】しかも、上述したように、チャネル層が厚
い場合には一般に短チャネル効果が生じやすいが、本変
形例では、半導体領域１４ｂの両側、即ち、ソース／ド
レイン領域２４の下に絶縁層１６が形成されているた
め、短チャネル効果は抑制される。
【００９０】従って、本変形例によっても、短チャネル
効果を抑制しつつ、移動度が高く、高速な半導体装置を
提供することができる。
【００９１】［第２実施形態］本発明の第２実施形態に
よる半導体装置を図１５を用いて説明する。図１５は、
本実施形態による半導体装置を示す断面図である。図１
乃至図１４に示す第１実施形態による半導体装置及びそ
の製造方法と同一の構成要素には、同一の符号を付して
説明を省略または簡潔にする。
【００９２】本変形例による半導体装置は、ＳｉＧｅよ
り成る半導体層１８ａの下に、Ｓｉより成る半導体領域
１４ａが形成されていることに主な特徴がある。
【００９３】図１５に示すように、厚さ１０ｎｍのＳｉ
より成る半導体領域１４ａ上には、厚さ２０ｎｍのＳｉ
Ｇｅより成る半導体層１８ａが形成されている。半導体
層１８ａの組成は、例えばＳｉ0.5Ｇｅ0.5となってい
る。
【００９４】ＳｉＧｅはＳｉと格子定数が異なるため、
Ｓｉより成る半導体領域１４ａ上にＳｉＧｅより成る半
導体層１８ａを成長した場合には、ＳｉＧｅより成る半
導体層１８ａに歪が加わる。具体的には、ＳｉＧｅの格
子定数はＳｉの格子定数より大きいため、ＳｉＧｅより
成る半導体層１８ａには圧縮歪が加わる。ＳｉＧｅより
成る半導体層１８ａに歪が加わると、電子やホールの移
動度が向上する。
【００９５】従って、本実施形態によれば、更なる移動
度の向上を実現し得る半導体装置を提供することができ
る。
【００９６】また、本実施形態による半導体装置では、
ＳｉＧｅより成る半導体層１８ａの下に、Ｓｉより成る
半導体領域１４ａが形成されているため、図１６に示す
ようなエネルギーバンド構造となる。図１６は、本実施
形態による半導体装置のエネルギーバンド構造を示す図
である。
【００９７】図１６から分かるように、本実施形態で
は、ＳｉＧｅより成る半導体層１８ａにより、タイプＩ
の量子井戸が構成される。ＳｉＧｅより成る半導体層１
８ａは、電子とホールのいずれに対しても量子井戸とし
て機能する。
【００９８】本実施形態によれば、ＳｉＧｅより成る半
導体層１８ａが電子とホールのいずれに対しても量子井
戸として機能するため、ｐチャネルＭＯＳＦＥＴとｎチ
ャネルＭＯＳＦＥＴのいずれをも構成することができ
る。
【００９９】このように本実施形態によれば、Ｓｉより
成る半導体領域１４ａ上にＳｉＧｅより成る半導体層１
８ａが形成されているため、ＳｉＧｅより成る半導体層
１８ａに歪が加わる。従って、本実施形態によれば、更
に移動度の高い半導体装置を提供することができる。
【０１００】また、ＳｉＧｅより成る半導体層１８ａ
は、電子とホールのいずれに対しても量子井戸として機
能する。従って、本実施形態によれば、ｐチャネルＭＯ
ＳＦＥＴとｎチャネルＭＯＳＦＥＴのいずれをも構成す
ることができる。
【０１０１】（変形例）次に、本実施形態による半導体
装置の変形例を図１７を用いて説明する。図１７は、本
変形例による半導体装置を示す断面図である。
【０１０２】本変形例による半導体装置は、Ｓｉより成
る半導体層１８の下に、ＳｉＧｅより成る半導体領域１
４ｃが形成されていることに主な特徴がある。
【０１０３】図１７に示すように、厚さ１０ｎｍの真性
のＳｉＧｅより成る半導体領域１４ｃ上には、厚さ２０
ｎｍの真性のＳｉより成るチャネル層１８が形成されて
いる。半導体領域１４ｃの組成は、例えばＳｉ0.5Ｇｅ
0.5となっている。
【０１０４】Ｓｉは上述したようにＳｉＧｅと格子定数
が異なるため、ＳｉＧｅより成る半導体領域１４ｃ上に
Ｓｉより成る半導体層１８を成長した場合には、Ｓｉよ
り成る半導体層１８に歪が加わる。具体的には、Ｓｉの
格子定数はＳｉＧｅの格子定数より小さいため、Ｓｉよ
り成る半導体層１８には引っ張り歪が加わる。Ｓｉより
成る半導体層１８にこのような歪が加わると、Ｓｉより
成る半導体層１８において電子やホールの移動度が向上
する。
【０１０５】従って、本変形例によれば、更なる移動度
の向上を実現することができる。
【０１０６】また、本変形例による半導体装置では、Ｓ
ｉより成るチャネル層１８の下に、ＳｉＧｅより成る半
導体領域１４ｃが形成されているため、エネルギーバン
ド構造は図１８に示すようになる。図１８は、本変形例
による半導体装置のエネルギーバンド構造を示す図（そ
の１）である。図１９は、本変形例による半導体装置の
エネルギーバンド構造を示す図（その２）である。図１
８は、ゲート電極に電圧が印加されていない際における
エネルギーバンド構造を示しており、図１９は、ゲート
電極に電圧が印加されている際におけるエネルギーバン
ド構造を示している。
【０１０７】図１８及び図１９から分かるように、本変
形例では、Ｓｉより成る半導体層１８によりタイプIIの
量子井戸が構成される。図１８及び図１９から分かるよ
うに、ＳｉＧｅより成る半導体領域１４ｃとＳｉより成
る半導体層１８との間にはエネルギー段差が生じてお
り、このエネルギー段差はキャリアに対するポテンシャ
ルバリアとして機能する。
【０１０８】本変形例では、Ｓｉより成る半導体層１８
は、電子に対する量子井戸として機能する。一方、Ｓｉ
Ｇｅより成る半導体領域１４ｃは、ホールに対する量子
井戸として機能する。
【０１０９】このように、本変形例によれば、ＳｉＧｅ
より成る半導体領域１４ｃ上にＳｉより成る半導体層１
８が形成されているため、Ｓｉより成る半導体層１８に
歪が加わる。従って、本変形例によれば、更なる移動度
の向上を実現し得る半導体装置を提供することができ
る。
【０１１０】［第３実施形態］本発明の第３実施形態に
よる半導体装置及びその製造方法を図２０を用いて説明
する。図２０は、本実施形態による半導体装置を示す断
面図である。図１乃至図１９に示す第１実施形態による
半導体装置及びその製造方法と同一の構成要素には、同
一の符号を付して説明を省略または簡潔にする。
【０１１１】（半導体装置）まず、本実施形態による半
導体装置について図２０を用いて説明する。
【０１１２】本実施形態による半導体装置は、ＳｉＧｅ
より成る半導体層１８ａの下に、Ｓｉより成る半導体領
域１４ａが形成されており、ＳｉＧｅより成る半導体層
１８ａ上に更にＳｉより成る半導体層３２が形成されて
いることに主な特徴がある。
【０１１３】図２０に示すように、厚さ１０ｎｍの真性
のＳｉＧｅより成る半導体領域１４ａ上には、厚さ１０
ｎｍの真性のＳｉより成る半導体層１８ａが形成されて
いる。半導体領域１４ａの組成は、例えばＳｉ0.5Ｇｅ
0.5となっている。
【０１１４】Ｓｉより成る半導体層１８ａ上には、真性
のＳｉＧｅより成る半導体層３２が形成されている。半
導体層３２の組成は、例えばＳｉ0.5Ｇｅ0.5となってい
る。
【０１１５】本実施形態による半導体装置は、ＳｉＧｅ
より成る半導体層１８ａの下に、Ｓｉより成る半導体領
域１４ａが形成されており、ＳｉＧｅより成る半導体層
１８ａ上にＳｉより成る半導体層３２が形成されている
ため、エネルギーバンド構造は、図２１に示すようにな
る。図２１は、本実施形態による半導体装置のエネルギ
ーバンド構造を示す図である。
【０１１６】図２１から分かるように、本実施形態によ
る半導体装置では、ＳｉＧｅより成る半導体層１８ａに
より、タイプＩの量子井戸が構成される。キャリアは、
ＳｉＧｅより成る半導体層１８ａに閉じ込められる。
【０１１７】また、本実施形態では、ＳｉＧｅより成る
半導体層１８ａには、ｐチャネルが形成される。一方、
Ｓｉより成る半導体層３２には、ｎチャネルが形成され
る。
【０１１８】本実施形態による半導体装置は、半導体層
１８ａにｐチャネルを形成することができ、半導体層３
２にｎチャネルを形成することができるため、ヘテロチ
ャネルＣＢＭＯＳＦＥＴと称される。
【０１１９】更に、本実施形態による半導体装置では、
ＳｉＧｅより成る半導体層１８ａとゲート絶縁膜２０と
の間に、Ｓｉより成る半導体層３２が形成されているた
め、ゲート絶縁膜２０の界面から離間した領域にキャリ
アを閉じ込めることができる。
【０１２０】第１及び第２実施形態による半導体装置で
は、埋め込み酸化膜１２から離間した領域にキャリアを
閉じ込めることができるものの、ゲート絶縁膜２０界面
から離間した領域にキャリアを閉じ込めることはできな
かった。このため、第１及び第２実施形態による半導体
装置では、ゲート絶縁膜２０界面におけるキャリアの散
乱については防止し得なかった。
【０１２１】これに対し、本実施形態によれば、ＳｉＧ
ｅより成る半導体層１８ａとゲート絶縁膜２０との間
に、Ｓｉより成る半導体層３２が形成されているため、
ゲート絶縁膜２０の界面から離間した領域にキャリアを
閉じ込めることができる。このため、本実施形態によれ
ば、ゲート絶縁膜２０の界面におけるキャリアの散乱を
も防止することができる。従って、本実施形態によれ
ば、より移動度が高く、高速な半導体装置を提供するこ
とができる。
【０１２２】（半導体装置の製造方法）次に、本実施形
態による半導体装置の製造方法について図２２及び図２
３を用いて説明する。図２２及び図２３は、本実施形態
による半導体装置の製造方法を示す工程断面図である。
【０１２３】まず、ハードマスク３０を除去する工程ま
では、図３（ａ）〜図３（ｄ）に示す上述した半導体装
置の製造方法と同様であるので説明を省略する。
【０１２４】次に、図２２（ａ）に示すように、全面
に、例えばＣＶＤ法により、例えば膜厚１０ｎｍのＧｅ
を含むアモルファスシリコン膜１７ａを形成する。原料
ガスは、例えばＧｅＨ4とＳｉ2Ｈ6との混合ガス、Ｇｅ
Ｈ4とＳｉＨ4との混合ガス、又はＧｅＨ4とＳｉＨ2Ｃｌ
2との混合ガスを用いる。また、成膜温度は、例えば３
００℃程度とする。
【０１２５】次に、全面に、例えばＣＶＤ法により、例
えば膜厚１０ｎｍのアモルファスシリコン膜１７ｂを形
成する。原料ガスは、例えばＳｉＨ4とする。また、成
膜温度は、例えば４００℃程度とする。
【０１２６】次に、図２２（ｂ）に示すように、例えば
固相エピタキシャル（Solid PhaseEpitaxial：ＳＰＥ）
成長法により、Ｇｅを含むアモルファスシリコン膜１７
ａ及びアモルファスシリコン膜１７ｂを単結晶化する。
熱処理条件は、例えば５５０℃、１２時間とする。これ
により、半導体領域１４の中心から両側に例えば０．２
〜０．３μｍ程度ずつ単結晶が成長する。ゲート長は例
えば０．１μｍ程度であるので、この程度単結晶が成長
すれば十分である。こうして、単結晶化された半導体層
１８ａ、３２が形成される。
【０１２７】この後の図２２（ｃ）乃至図２３（ｃ）に
示す半導体装置の製造方法は、図４（ｃ）乃至図５
（ｃ）を用いて上述した半導体装置の製造方法と同様で
あるので説明を省略する。
【０１２８】こうして本実施形態による半導体装置が製
造される。
【０１２９】（変形例（その１））次に、本実施形態に
よる半導体装置の変形例（その１）を図２４を用いて説
明する。図２４は、本変形例による半導体装置を示す断
面図である。
【０１３０】本変形例による半導体層は、Ｓｉより成る
半導体層１８の下にＳｉＧｅより成る半導体領域１４ｃ
が形成されており、Ｓｉより成る半導体層１８上にＳｉ
Ｇｅより成る半導体層３４が形成されていることに主な
特徴がある。
【０１３１】図２４に示すように、真性のＳｉＧｅより
成る半導体領域１４ｃ上には、真性のＳｉより成る半導
体層１８が形成されている。半導体領域１４ｃのＳｉＧ
ｅの組成は、例えばＳｉ0.5Ｇｅ0.5となっている。な
お、ＳｉＧｅより成る半導体領域１４ｃは、ＳｉＧｅＯ
Ｉ基板８ａの埋め込み酸化膜上に形成されたＳｉＧｅ層
である。
【０１３２】Ｓｉより成る半導体層１８上には、ＳｉＧ
ｅより成る半導体層３４が形成されている。半導体層３
４の組成は、例えばＳｉ0.5Ｇｅ0.5となっている。
【０１３３】本変形例による半導体装置では、Ｓｉより
成る半導体層１８の下にＳｉＧｅより成る半導体領域１
４ｃが形成されており、Ｓｉより成る半導体層１８上に
ＳｉＧｅより成る半導体層３４が形成されているため、
エネルギーバンド構造は、図２５に示すようになる。図
２５は、本変形例による半導体装置のエネルギーバンド
構造を示す図である。
【０１３４】図２５から分かるように、本変形例による
半導体装置では、Ｓｉより成る半導体層１８により、タ
イプIIの量子井戸が形成される。
【０１３５】Ｓｉより成る半導体層１８は、電子に対す
る量子井戸として機能する。一方、ＳｉＧｅより成る半
導体層３４は、ホールに対する量子井戸として機能す
る。
【０１３６】また、本実施形態では、Ｓｉより成る半導
体層１８とゲート絶縁膜２０との間に、ＳｉＧｅより成
る半導体層３４が形成されているため、ゲート絶縁膜２
０の界面から離間した領域にキャリアを閉じ込めること
が可能となる。
【０１３７】このように、Ｓｉより成る半導体層１８の
下にＳｉＧｅより成る半導体領域１４ｃを形成し、Ｓｉ
より成る半導体層１８上にＳｉＧｅより成る半導体層３
４を形成してもよい。
【０１３８】（変形例（その２））次に、本実施形態に
よる半導体装置の変形例（その２）を図２６を用いて説
明する。図２６は、本変形例による半導体装置を示す断
面図である。
【０１３９】本変形例による半導体装置は、ＳｉＧｅよ
り成る半導体領域１４ｃ上に、半導体領域１４ｃよりＧ
ｅ濃度が高いＳｉＧｅより成る半導体層１８ｂが形成さ
れており、半導体層１８ｂ上にＳｉより成る半導体層３
２が形成されていることに主な特徴がある。
【０１４０】図２６に示すように本変形例による半導体
装置では、真性のＳｉＧｅより成る半導体領域１４ｃ上
に、真性のＳｉＧｅより成る半導体層１８ｂが形成され
ている。半導体領域１４ｃの組成は、例えばＳｉ0.5Ｇ
ｅ0.5となっている。これに対し、半導体層１８ｂの組
成は、例えばＳｉ0.3Ｇｅ0.7となっている。即ち、本実
施形態では、半導体層１８ｂにおけるＧｅの組成比が、
半導体領域１４ｃにおけるＧｅの組成比より大きくなっ
ている。
【０１４１】本変形例によれば、半導体層１８ｂにおけ
るＧｅの組成比が半導体領域１４ｃにおけるＧｅの組成
比より大きく設定されているため、半導体層１８ｂにお
ける格子定数が、半導体領域１４ｃにおける格子定数よ
り大きくなる。このため、本変形例によれば、半導体層
１８ｂに圧縮歪を生じさせることができる。
【０１４２】本変形例によれば、半導体層１８ｂに圧縮
歪が生じているため、移動度の更なる向上を実現し得る
半導体装置を提供することができる。
【０１４３】［変形実施形態］本発明は上記実施形態に
限らず種々の変形が可能である。
【０１４４】例えば、上記実施形態では、主としてｎチ
ャネルＭＯＳＦＥＴを例に説明したが、ｐチャネルＭＯ
ＳＦＥＴを形成する場合にも適用することが可能であ
る。
【０１４５】また、第１実施形態による半導体装置で
は、半導体層１８に真性のＳｉを用いる場合を例に説明
したが、半導体層１８にｎ形ドーパント不純物やｐ形ド
ーパント不純物を適宜導入してもよい。即ち、キャリア
移動度の著しい低下を招かない範囲であれば、半導体層
１８にｎ形ドーパント不純物やｐ形ドーパント不純物を
導入してもよい。
【０１４６】また、上記実施形態では、Ｓｉ1-XＧｅXよ
り成る半導体層のＧｅの組成比Ｘを、例えば０．５とし
たが、Ｓｉ1-XＧｅXより成る半導体層のＧｅの組成比Ｘ
は０．５に限定されるものではない。Ｇｅの組成比Ｘ
は、０＜Ｘ≦１の範囲で適宜設定することができる。従
って、Ｇｅより成る半導体層を適宜形成してもよい。
【０１４７】また、各層の導電型は上記実施形態に限定
されるものではなく、適宜設定することができる。
【０１４８】また、第１実施形態の変形例（その３）乃
至変形例（その５）による半導体装置、並びに第２及び
第３実施形態による半導体装置では、ソース／ドレイン
領域２４に金属シリサイドを用いたが、金属より成るソ
ース／ドレイン領域を形成してもよい。また、ゲート電
極の両側の半導体層に不純物をイオン注入することによ
り、ソース／ドレイン拡散層を形成してもよい。
【０１４９】（付記１） 絶縁層上に形成された半導体
層と、前記半導体層上にゲート絶縁膜を介して形成され
たゲート電極と、前記ゲート電極の両側の前記半導体層
に形成されたソース／ドレイン領域と、前記ゲート電極
の下方領域の前記絶縁層に埋め込まれた半導体領域とを
有することを特徴とする半導体装置。
【０１５０】（付記２） 付記１記載の半導体装置にお
いて、前記半導体層及び前記半導体領域は、Ｓｉより成
ることを特徴とする半導体装置。
【０１５１】（付記３） 付記１記載の半導体装置にお
いて、前記半導体層は、組成比Ｘが０＜Ｘ≦１であるＳ
ｉ1-XＧｅXより成り、前記半導体領域は、Ｓｉより成る
ことを特徴とする半導体装置。
【０１５２】（付記４） 付記３記載の半導体装置にお
いて、前記半導体層上に形成された、Ｓｉより成る他の
半導体層を更に有することを特徴とする半導体装置。
【０１５３】（付記５） 付記１記載の半導体装置にお
いて、前記半導体層は、組成比Ｘが０＜Ｘ≦１であるＳ
ｉ1-XＧｅXより成り、前記半導体領域は、組成比Ｘが０
＜Ｘ≦１であるＳｉ1-XＧｅXより成ることを特徴とする
半導体装置。
【０１５４】（付記６） 付記５記載の半導体装置にお
いて、前記半導体層におけるＧｅの組成比Ｘが、前記半
導体領域におけるＧｅの組成比Ｘより大きいことを特徴
とする半導体装置。
【０１５５】（付記７） 付記１記載の半導体装置にお
いて、前記半導体層は、Ｓｉより成り前記半導体領域
は、組成比Ｘが０＜Ｘ≦１であるＳｉ1-XＧｅXより成る
ことを特徴とする半導体装置。
【０１５６】（付記８） 付記７記載の半導体層におい
て、前記半導体層上に形成され、組成比Ｘが０＜Ｘ≦１
であるＳｉ1-XＧｅXより成る他の半導体層を更に有する
ことを特徴とする半導体装置。
【０１５７】（付記９） 付記１乃至８のいずれかに記
載の半導体装置において、前記半導体層は、ｎ形又はｐ
形の半導体より成り、前記半導体領域は、真性の半導体
より成ることを特徴とする半導体装置。
【０１５８】（付記１０） 付記１乃至８のいずれかに
記載の半導体装置において、前記半導体層は、真性の半
導体より成り、前記半導体領域は、真性の半導体より成
ることを特徴とする半導体装置。
【０１５９】（付記１１） 付記１乃至１０のいずれか
に記載の半導体装置において、前記ソース／ドレイン領
域は、金属又は金属シリサイドより成ることを特徴とす
る半導体装置。
【０１６０】（付記１２） 基板上に形成された第１の
半導体層上にマスクを形成する工程と、前記マスクの両
側の前記第１の半導体層を酸化することにより、前記マ
スクから露出している部分の前記第１の半導体層を絶縁
層にする工程と、前記第１の半導体層上及び前記絶縁層
上に、第２の半導体層を形成する工程と、前記第２の半
導体層上に、ゲート絶縁膜を形成する工程と、前記ゲー
ト絶縁膜上にゲート電極を形成する工程と、前記ゲート
電極の両側の前記第２の半導体層にソース／ドレイン領
域を形成する工程とを有することを特徴とする半導体装
置の製造方法。
【０１６１】（付記１３） 付記１２記載の半導体装置
において、前記ソース／ドレイン領域を形成する工程で
は、前記ゲート電極の両側の前記第２の半導体層に金属
を埋め込むことにより、前記金属より成る前記ソース／
ドレイン領域を形成することを特徴とする半導体装置の
製造方法。
【０１６２】（付記１４） 付記１２記載の半導体装置
において、前記ソース／ドレイン領域を形成する工程で
は、金属シリサイドより成る前記ソース／ドレイン領域
を形成することを特徴とする半導体装置の製造方法。
【０１６３】（付記１５） 付記１２乃至１４のいずれ
かに記載の半導体装置の製造方法において、前記第２の
半導体層を形成する工程の後、前記ゲート絶縁膜を形成
する工程の前に、前記第２の半導体層上に第３の半導体
層を形成する工程を更に有することを特徴とする半導体
装置の製造方法。
【０１６４】
【発明の効果】以上の通り、本発明によれば、短チャネ
ル効果を防止しつつ、キャリアの表面散乱やフォノン散
乱を防止することができる。従って、本発明によれば、
移動度が高く、高速な半導体装置を提供することができ
る。
【図面の簡単な説明】
【図１】本発明の第１実施形態による半導体装置を示す
断面図である。
【図２】本発明の第１実施形態による半導体装置のエネ
ルギーバンド構造を示す図である。
【図３】本発明の第１実施形態による半導体装置の製造
方法を示す工程断面図（その１）である。
【図４】本発明の第１実施形態による半導体装置の製造
方法を示す工程断面図（その２）である。
【図５】本発明の第１実施形態による半導体装置の製造
方法を示す工程断面図（その３）である。
【図６】本発明の第１実施形態の変形例（その１）によ
る半導体装置を示す断面図である。
【図７】本発明の第１実施形態の変形例（その１）によ
る半導体装置の製造方法を示す工程断面図である。
【図８】本発明の第１実施形態の変形例（その２）によ
る半導体装置を示す断面図である。
【図９】本発明の第１実施形態の変形例（その２）によ
る半導体装置の製造方法を示す工程断面図である。
【図１０】本発明の第１実施形態の変形例（その３）に
よる半導体装置を示す断面図である。
【図１１】本発明の第１実施形態の変形例（その３）に
よる半導体装置のエネルギーバンド構造を示す図であ
る。
【図１２】本発明の第１実施形態の変形例（その４）に
よる半導体装置を示す断面図である。
【図１３】本発明の第１実施形態の変形例（その５）に
よる半導体装置を示す断面図である。
【図１４】本発明の第１実施形態の変形例（その５）に
よる半導体装置のエネルギーバンド構造を示す図であ
る。
【図１５】本発明の第２実施形態による半導体装置を示
す断面図である。
【図１６】本発明の第２実施形態による半導体装置のエ
ネルギーバンド構造を示す図である。
【図１７】本発明の第２実施形態による半導体装置の変
形例を示す断面図である。
【図１８】本発明の第２実施形態の変形例による半導体
装置のエネルギーバンド構造を示す図（その１）であ
る。
【図１９】本発明の第２実施形態の変形例による半導体
装置のエネルギーバンド構造を示す図（その２）であ
る。
【図２０】本発明の第３実施形態による半導体装置を示
す断面図である。
【図２１】本発明の第３実施形態による半導体装置のエ
ネルギーバンド構造を示す図である。
【図２２】本発明の第３実施形態による半導体装置の製
造方法を示す工程断面図（その１）である。
【図２３】本発明の第３実施形態による半導体装置の製
造方法を示す工程断面図（その２）である。
【図２４】本発明の第３実施形態の変形例（その１）に
よる半導体装置を示す断面図である。
【図２５】本発明の第３実施形態の変形例（その１）に
よる半導体装置のエネルギーバンド構造を示す図であ
る。
【図２６】本発明の第３実施形態の変形例（その２）に
よる半導体装置を示す断面図である。
【図２７】提案されている半導体装置を示す断面図であ
る。
【符号の説明】
８…ＳＯＩ基板 ８ａ…ＳｉＧｅＯＩ基板 １０、１０ａ…基板 １２…絶縁層、埋め込み酸化膜 １４…半導体層、半導体領域 １４ａ〜１４ｃ…半導体領域 １６…絶縁層 １７…アモルファスシリコン膜 １７ａ…Ｇｅを含むアモルファスシリコン膜 １７ｂ…アモルファスシリコン膜 １８、１８ａ、１８ｂ…半導体層 ２０…ゲート絶縁膜 ２２…ゲート電極 ２３…サイドウォール絶縁膜 ２４、２４ａ…ソース／ドレイン領域 ２４ｂ…ソース／ドレイン拡散層 ２６、２６ａ…金属シリサイド膜 ２８…ソース／ドレイン電極 ２８ａ…金属シリサイド膜 ３０…ハードマスク ３２…半導体層 ３４…半導体層 ３６…金属膜 ３８…レジスト膜 ４０…開口部 ４２…金属膜 １０８…ＳＯＩ基板 １１０…基板 １１２…絶縁層、埋め込み酸化膜 １１４…半導体層 １２０…ゲート絶縁膜 １２２…ゲート電極 １２４…ソース／ドレイン拡散層
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F110 AA01 CC01 CC02 DD01 DD05 DD13 EE05 EE09 EE14 EE32 EE45 FF02 FF22 GG01 GG02 GG12 GG19 GG22 GG25 GG28 GG35 GG44 HJ13 HK02 HK05 HK40 PP03 PP10 PP36

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 絶縁層上に形成された半導体層と、 前記半導体層上にゲート絶縁膜を介して形成されたゲー
    ト電極と、 前記ゲート電極の両側の前記半導体層に形成されたソー
    ス／ドレイン領域と、 前記ゲート電極の下方領域の前記絶縁層に埋め込まれた
    半導体領域とを有することを特徴とする半導体装置。
  2. 【請求項２】 請求項１記載の半導体装置において、 前記半導体層及び前記半導体領域は、Ｓｉより成ること
    を特徴とする半導体装置。
  3. 【請求項３】 請求項１記載の半導体装置において、 前記半導体層は、組成比Ｘが０＜Ｘ≦１であるＳｉ1-X
    ＧｅXより成り、 前記半導体領域は、Ｓｉより成ることを特徴とする半導
    体装置。
  4. 【請求項４】 請求項３記載の半導体装置において、 前記半導体層上に形成された、Ｓｉより成る他の半導体
    層を更に有することを特徴とする半導体装置。
  5. 【請求項５】 請求項１記載の半導体装置において、 前記半導体層は、組成比Ｘが０＜Ｘ≦１であるＳｉ1-X
    ＧｅXより成り、 前記半導体領域は、組成比Ｘが０＜Ｘ≦１であるＳｉ
    1-XＧｅXより成ることを特徴とする半導体装置。
  6. 【請求項６】 請求項１記載の半導体装置において、 前記半導体層は、Ｓｉより成り前記半導体領域は、組成
    比Ｘが０＜Ｘ≦１であるＳｉ1-XＧｅXより成ることを特
    徴とする半導体装置。
  7. 【請求項７】 請求項６記載の半導体層において、 前記半導体層上に形成され、組成比Ｘが０＜Ｘ≦１であ
    るＳｉ1-XＧｅXより成る他の半導体層を更に有すること
    を特徴とする半導体装置。
  8. 【請求項８】 請求項１乃至７のいずれか１項に記載の
    半導体装置において、 前記半導体層は、ｎ形又はｐ形の半導体より成り、 前記半導体領域は、真性の半導体より成ることを特徴と
    する半導体装置。
  9. 【請求項９】 請求項１乃至８のいずれか１項に記載の
    半導体装置において、 前記ソース／ドレイン領域は、金属又は金属シリサイド
    より成ることを特徴とする半導体装置。
  10. 【請求項１０】 基板上に形成された第１の半導体層上
    にマスクを形成する工程と、 前記マスクの両側の前記第１の半導体層を酸化すること
    により、前記マスクから露出している部分の前記第１の
    半導体層を絶縁層にする工程と、 前記第１の半導体層上及び前記絶縁層上に、第２の半導
    体層を形成する工程と、 前記第２の半導体層上に、ゲート絶縁膜を形成する工程
    と、 前記ゲート絶縁膜上にゲート電極を形成する工程と、 前記ゲート電極の両側の前記第２の半導体層にソース／
    ドレイン領域を形成する工程とを有することを特徴とす
    る半導体装置の製造方法。
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