JP2001160594A

JP2001160594A - 半導体装置

Info

Publication number: JP2001160594A
Application number: JP2000283397A
Authority: JP
Inventors: Shinichi Takagi; 信一高木
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1999-09-20
Filing date: 2000-09-19
Publication date: 2001-06-12

Abstract

(57)【要約】【課題】相補型電界効果トランジスタを構成するｎチ
ャネル電界効果トランジスタ及びｐチャネル電界効果ト
ランジスタの双方のゲート電極が同一の材料で構成され
且つそれぞれの閾値電圧が十分に低減された半導体装置
を提供すること。【解決手段】ｎチャネルＭＯＳＦＥＴ３及びｐチャネ
ルＭＯＳＦＥＴ４１を具備し、これらＭＯＳＦＥＴ３，
４１がＣＭＯＳ構造を形成する半導体装置１０１であっ
て、ｎチャネルＭＯＳＦＥＴ３のゲート電極１０とｐチ
ャネルＭＯＳＦＥＴ４１のゲート電極１００とは同一の
材料からなり、ｎチャネルＭＯＳＦＥＴ３のチャネル領
域１１の少なくとも一部は引張応力を導入されたＳｉ層
８中に形成され、ｐチャネルＭＯＳＦＥＴ４１のチャネ
ル領域１３の少なくとも一部はＳｉＧｅ層７０中に形成
され、ゲート電極１０、１００を構成する材料の仕事関
数が、引張応力を導入されたＳｉ層８の伝導帯端と真空
準位との間のエネルギー差よりも大きく、且つＳｉＧｅ
層７０の価電子帯端と真空準位との間のエネルギー差よ
りも小さいことを特徴とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置に係
り、特に、相補型電界効果トランジスタ（ＣＭＯＳＦＥ
Ｔ）を有する半導体装置に関する。

【０００２】

【従来の技術】近年、ＣＭＯＳＦＥＴの微細化が進めら
れており、それは０．１μｍ世代を越えて、さらに進め
られていくことが予想される。今後、このような微細化
に伴い、ＳＩＡ（ＳｅｍｉｃｏｎｄｕｃｔｏｒＩｎｄ
ｕｓｔｒｙＡｓｓｏｃｉａｔｉｏｎ）Ｒｏａｄｍａ
ｐにも示されているような様々な問題が生ずるものと考
えられている。

【０００３】ＣＭＯＳＦＥＴの微細化に伴って生ずる問
題の１つは、ゲート電極に関するものである。従来、ゲ
ート電極には多結晶シリコンが用いられているが、多結
晶シリコンには不純物を高濃度にドーピングすることが
困難である。そのため、多結晶シリコン中の空乏化によ
りゲート容量が低下してしまい、電流駆動力の増大や短
チャネル効果の抑制に支障をきたす問題がある。

【０００４】この問題を解決するために、ゲート電極の
材料として金属を用いた金属／酸化物／半導体電界効果
トランジスタ（ＭＯＳＦＥＴ）を用いたＣＭＯＳＦＥＴ
が検討されている。しかしながら、金属ゲートを用いて
サブ０．１ミクロン世代のＣＭＯＳＦＥＴを実現するに
は、依然として以下の問題が残されている。

【０００５】一般に、ゲート電極が金属からなるＣＭＯ
ＳＦＥＴでは、製造プロセスを簡略化するために、ｎチ
ャネルＭＯＳＦＥＴとｐチャネルＭＯＳＦＥＴとでゲー
ト電極に同一の金属が用いられている。そのようなＣＭ
ＯＳＦＥＴにおいて、短チャネル効果を十分に抑制する
ように基板中の不純物濃度を設定した場合、通常、それ
らの双方で閾値電圧が０．５Ｖ以上と高い値になってし
まう。サブ０．１ミクロン世代のＣＭＯＳＦＥＴでは１
Ｖ以下の電源電圧が想定されており、したがって、その
ように高い閾値電圧は、ＭＯＳＦＥＴの電流駆動力の低
下、ひいては回路の動作速度の低下をもたらす。

【０００６】

【発明が解決しようとする課題】本発明は、上記問題点
に鑑みてなされたものであり、ＣＭＯＳＦＥＴを構成す
るｎチャネルＭＯＳＦＥＴ及びｐチャネルＭＯＳＦＥＴ
の双方のゲート電極が同一の材料で構成され且つそれぞ
れの閾値電圧が十分に低減された半導体装置を提供する
ことを目的とする。

【０００７】また、本発明は、ＣＭＯＳＦＥＴを構成す
るｎチャネルＭＯＳＦＥＴ及びｐチャネルＭＯＳＦＥＴ
を有し、簡略化されたプロセスで製造することが可能な
半導体装置を提供することを目的とする。

【０００８】

【課題を解決するための手段】本発明による第１の発明
は、半導体基板と、前記半導体基板上に形成されたｎチ
ャネル電界効果トランジスタ及びｐチャネル電界効果ト
ランジスタとを具備し、前記ｎチャネル電界効果トラン
ジスタと前記ｐチャネル電界効果トランジスタとが相補
型電界効果トランジスタを構成する半導体装置であっ
て、前記ｎチャネル電界効果トランジスタのゲート電極
と前記ｐチャネル電界効果トランジスタのゲート電極と
は同一の材料からなり、前記ｎチャネル電界効果トラン
ジスタのチャネル領域はＳｉを構成元素の一つとし、Ｓ
ｉのバルクに比べて、伝導帯端と真空準位との間のエネ
ルギー差がより大きい材料からなり、前記ｐチャネル電
界効果トランジスタのチャネル領域はＳｉを構成元素の
一つとし、Ｓｉのバルクに比べて、価電子帯端と真空準
位との間のエネルギー差がより小さい材料からなり、前
記ゲート電極を構成する材料の仕事関数が、前記ｎチャ
ネル電界効果トランジスタのチャネル領域を構成する材
料の伝導帯端と真空準位との間のエネルギー差よりも大
きく、且つ前記ｐチャネル電界効果トランジスタのチャ
ネル領域を構成する材料の価電子帯端と真空準位との間
のエネルギー差よりも小さいことを特徴とする半導体装
置を提供する。

【０００９】このとき、前記ｎチャネル電界効果トラン
ジスタのチャネル領域を構成する材料に、引張応力を導
入することが好ましい。

【００１０】また、前記ｐチャネル電界効果トランジス
タのチャネル領域を構成する材料に、圧縮応力を導入す
ることがこのましい。

【００１１】また、前記ｎチャネル電界効果トランジス
タのチャネル領域を構成する材料は、引張応力を導入さ
れた歪Ｓｉであることが好ましい。

【００１２】また、前記ｐチャネル電界効果トランジス
タのチャネル領域を構成する材料はＳｉＧｅであること
が好ましい。

【００１３】また、第２の発明は、半導体基板と、前記
半導体基板上に形成されたｎチャネル電界効果トランジ
スタ及びｐチャネル電界効果トランジスタとを具備し、
前記ｎチャネル電界効果トランジスタと前記ｐチャネル
電界効果トランジスタとが相補型電界効果トランジスタ
を構成する半導体装置であって、前記ｎチャネル電界効
果トランジスタのゲート電極と前記ｐチャネル電界効果
トランジスタのゲート電極とは同一の材料からなり、前
記ｎチャネル電界効果トランジスタのチャネル領域の少
なくとも一部は引張応力を導入されたＳｉ層中に形成さ
れ、前記ｐチャネル電界効果トランジスタのチャネル領
域の少なくとも一部は第１のＳｉＧｅ層中に形成され、
前記ゲート電極を構成する材料の仕事関数が、前記引張
応力を導入されたＳｉ層の伝導帯端と真空準位との間の
エネルギー差よりも大きく、且つ前記第１のＳｉＧｅ層
の価電子帯端と真空準位との間のエネルギー差よりも小
さいことを特徴とする半導体装置を提供する。

【００１４】このとき、前記ｎチャネル電界効果トラン
ジスタは前記半導体基板と前記引張応力を導入されたＳ
ｉ層との間に前記第１のＳｉＧｅ層と組成比が同一な第
２のＳｉＧｅ層を具備し、前記Ｓｉ層は前記第２のＳｉ
Ｇｅ層から引張応力を導入されることが好ましい。

【００１５】また、前記ｎチャネル電界効果トランジス
タは前記半導体基板と前記引張応力を導入されたＳｉ層
との間に前記第１のＳｉＧｅ層に比べてＧｅ濃度がより
高い第２のＳｉＧｅ層を具備し、前記ｐチャネル電界効
果トランジスタは前記半導体基板と前記第１のＳｉＧｅ
層との間に前記第２のＳｉＧｅ層と組成比が同一な第３
のＳｉＧｅ層を具備し、前記Ｓｉ層は前記第２のＳｉＧ
ｅ層から引張応力を導入され、前記第１のＳｉＧｅ層は
前記第３のＳｉＧｅ層から圧縮応力を導入されることが
好ましい。

【００１６】また、第１の発明及び第２の発明におい
て、前記ゲート電極は、金属、ｐ型にドープされた多結
晶Ｇｅ、及びｐ型にドープされた多結晶ＳｉＧｅからな
る群より選ばれる材料からなることが好ましい。

【００１７】また、第１の発明及び第２の発明におい
て、前記半導体基板と前記ｎチャネル電界効果トランジ
スタ及び前記ｐチャネル電界効果トランジスタとの間に
絶縁膜を具備することが好ましい。

【００１８】また、第３の発明は、半導体基板と、前記
半導体基板上に形成されたｎチャネル電界効果トランジ
スタ及びｐチャネル電界効果トランジスタとを具備し、
前記ｎチャネル電界効果トランジスタと前記ｐチャネル
電界効果トランジスタとが相補型電界効果トランジスタ
を構成する半導体装置であって、前記ｎチャネル電界効
果トランジスタのゲート電極と前記ｐチャネル電界効果
トランジスタのゲート電極とは同一の材料からなり、前
記ｎチャネル電界効果トランジスタ及び前記ｐチャネル
電界効果トランジスタの一方はチャネル領域の少なくと
も一部が形成された第１の半導体層を具備し、前記ｎチ
ャネル電界効果トランジスタ及び前記ｐチャネル電界効
果トランジスタの他方はチャネル領域の少なくとも一部
が形成された第２の半導体層とその下地層である第３の
半導体層とを具備し、前記第１の半導体層と前記第３の
半導体層とは同一の材料からなることを特徴とする半導
体装置を提供する。

【００１９】このとき、前記ゲート電極を構成する材料
の仕事関数が、前記ｎチャネル電界効果トランジスタの
チャネルを構成する材料の伝導帯端と真空準位との間の
エネルギー差よりも大きく、且つ前記ｐチャネル電界効
果トランジスタのチャネルを構成する材料の価電子帯端
と真空準位との間のエネルギー差よりも小さいことが好
ましい。

【００２０】第１の本発明によると、ｎチャネル電界効
果トランジスタのチャネルを構成する材料の伝導帯端と
真空準位との間のエネルギー差とｐチャネル電界効果ト
ランジスタのチャネルを構成する材料の価電子帯端と真
空準位とのエネルギー差は上述したように制御され且つ
ゲート電極を構成する第１の材料の仕事関数は上記２つ
のエネルギー差の間にある。したがって、本発明による
と、ｎチャネル電界効果トランジスタ及びｐチャネル電
界効果トランジスタの双方において閾値電圧を低下させ
ることができる。

【００２１】第２の発明においては、ｎチャネル電界効
果トランジスタのチャネル領域の少なくとも一部は引張
応力を導入されたＳｉとすることにより、Ｓｉの伝導帯
端と真空準位との間のエネルギー差をバルクのＳｉのそ
れに比べてより大きくでき、またｐチャネル電界効果ト
ランジスタのチャネル領域の少なくとも一部はＳｉＧｅ
層中に構成した場合、ＧｅはＳｉに比べて伝導帯端と真
空準位との間のエネルギー差が小さいので、ｎチャネル
電界効果トランジスタのチャネルを構成する材料の伝導
帯端と真空準位との間のエネルギー差とｐチャネル電界
効果トランジスタのチャネルを構成する材料の価電子帯
端と真空準位とのエネルギー差は第１の発明の如く制御
され、且つゲート電極を構成する第１の材料の仕事関数
は上記２つのエネルギー差の間にある。したがって第２
の発明によるとｎチャネル電界効果トランジスタ及びｐ
チャネル電界効果トランジスタの双方において、閾値電
圧を低下させることができる。

【００２２】第３の発明においては、第１の半導体層と
第３の半導体層は組成及び組成比が同一であり、且つ第
２の半導体層はその下地層である第３の半導体層から応
力を導入されている。この場合、第２の半導体層を形成
する際に第１の半導体層及び第３の半導体層を同時に形
成し、第３の半導体層上に第２の半導体層をエピタキシ
ャル成長法により形成するだけで、第２の層に引張応力
を導入することができる。すなわち、単に第１の半導体
層と第２の半導体層とを異なる材料で構成する場合に比
べて実質的な工程の増加なしで第２の半導体層に引張応
力を導入することができる。

【００２３】さらに、本発明にかかる半導体装置を得る
には、半導体基板とそれぞれ前記半導体基板上に形成さ
れたｎチャネル電界効果トランジスタ及びｐチャネル電
界効果トランジスタとを具備し、前記ｎチャネル電界効
果トランジスタと前記ｐチャネル電界効果トランジスタ
とが相補型電界効果トランジスタを構成する半導体装置
の製造方法であって、前記半導体基板の一方の主面上に
第１の半導体層を形成する工程と、前記第１の半導体層
の一部の上に前記第１の半導体層から引張応力或いは圧
縮応力を導入された第２の半導体層を形成する工程と、
前記第１及び第２の半導体層を前記ｎチャネル電界効果
トランジスタ及び前記ｐチャネル電界効果トランジスタ
に対応して素子分離する工程と、前記第１及び第２の半
導体層上にゲート絶縁膜を形成する工程と、前記ゲート
絶縁膜上に前記ｎチャネル電界効果トランジスタ及び前
記ｐチャネル電界効果トランジスタに対応してゲート電
極をそれぞれ同時に形成する工程と、前記ゲート電極を
マスクとして前記第１及び第２の半導体層に不純物を注
入する工程とを具備することを特徴とする半導体装置の
製造方法を適用することができる。

【００２４】

【発明の実施の形態】以下、本発明について好ましい実
施形態を、図面を参照しながらより詳細に説明する。な
お、各図において同様の部材には同一の参照符号を付
し、重複する説明は省略する。

【００２５】本発明における半導体装置の基本構造は、
半導体基板上に形成されたｎチャネルＭＯＳＦＥＴ及び
ｐチャネルＭＯＳＦＥＴから構成されるＣＭＯＳＦＥＴ
であり、ｎチャネルＭＯＳＦＥＴ及びｐチャネルＭＯＳ
ＦＥＴのゲート電極が同じ材料で構成され、このゲート
電極材料のフェルミレベルがｎチャネルＭＯＳＦＥＴの
チャネルを構成する半導体の伝導帯端のエネルギーバン
ドよりも低く、且つｐチャネルＭＯＳＦＥＴのチャネル
を構成する半導体の価電子帯端のエネルギーバンドより
も高くなるように選択する点にある。

【００２６】いいかえると上記ゲート電極材料の仕事関
数が、ｎチャネルＭＯＳＦＥＴのチャネルを構成する半
導体の伝導帯端と真空準位との間のエネルギー差よりも
大きく、且つｐチャネルＭＯＳＦＥＴのチャネルを構成
する半導体の価電子帯端と真空準位との間のエネルギー
差よりも小さいものを選択することで、ｎチャネル及び
ＰチャネルＭＯＳＦＥＴ両方において、低い閾値電圧を
実現し、ＣＭＯＳＦＥＴの高速化を図るものである。

【００２７】さらにこのとき、ｎチャネルＭＯＳＦＥＴ
のチャネル領域における半導体と、ｐチャネルＭＯＳＦ
ＥＴのチャネル領域における半導体とは異なる材料から
なることを特徴とする。

【００２８】図２（ｄ）は、本発明の一実施形態にかか
る半導体装置図の断面図である。

【００２９】図２（ｄ）に示す半導体装置１０１は、半
導体基板２上にｎチャネルＭＯＳＦＥＴ３とｐチャネル
ＭＯＳＦＥＴ４１とを有している。これらのＭＯＳＦＥ
ＴはＣＭＯＳＦＥＴを構成している。半導体基板２は、
例えばシリコン基板であり、その表面領域にＳｉＧｅ層
５及び酸化膜６が形成されている。

【００３０】ｎチャネルＭＯＳＦＥＴ３は、酸化膜６上
に、ＳｉＧｅ層７、Ｓｉ層８、ゲート絶縁膜９、及びゲ
ート電極１０が順次積層された構造を有している。Ｓｉ
Ｇｅ層７及びＳｉ層８はともに単結晶であり、Ｓｉ層８
はＳｉＧｅ層７から引張応力を導入されている。Ｓｉ層
８には、チャネル領域１１が形成されている。また、Ｓ
ｉ層８には、ｎ型の不純物を高濃度にドープされたソー
ス／ドレイン領域１２がチャネル領域１１を挟持するよ
うに形成されている。

【００３１】ｐチャネルＭＯＳＦＥＴ４１は、酸化膜６
上に、ＳｉＧｅ層７０、ゲート絶縁膜９０、及びゲート
電極１００が順次積層された構造を有している。ｐチャ
ネルＭＯＳＦＥＴ４１においては、ｎチャネルＭＯＳＦ
ＥＴ３とは異なり、チャネル領域１３はＳｉＧｅ層７０
中に形成されている。また、ＳｉＧｅ層７０には、ｐ型
の不純物を高濃度にドープされたソース／ドレイン領域
１４がチャネル領域１３を挟持するように形成されてい
る。

【００３２】ｎチャネルＭＯＳＦＥＴ３のゲート電極１
０及びｐチャネルＭＯＳＦＥＴ４１のゲート電極１００
は、それぞれ同一の材料で形成されており、その仕事関
数は、ｎチャネルＭＯＳＦＥＴのチャネル領域１１及び
ｐチャネルＭＯＳＦＥＴのチャネル領域１３を構成する
材料とは、上述した関係を有する。

【００３３】また、ｎチャネルＭＯＳＦＥＴのチャネル
領域１１は歪シリコンから構成され、シリコンのバルク
の伝導体端と真空準位とのエネルギー差よりも、歪シリ
コンの伝導帯端と真空準位とのエネルギー差は大きくな
っている。

【００３４】また、ｐチャネルＭＯＳＦＥＴのチャネル
領域１３はＳｉＧｅから構成され、シリコンのバルクの
価電子帯端と真空準位とのエネルギー差よりも、ＳｉＧ
ｅの価電子帯端と真空準位とのエネルギー差は小さくな
っている。

【００３５】次に、本発明の原理について説明する。

【００３６】一般にＭＯＳＦＥＴの閾値電圧Ｖ_thは、簡
単には下記式（１）により与えられる。

【数１】上記式（１）において、Ｖ_FBはフラットバンド電圧、φ
_Bは基板中のフェルミレベル、Ｑ_Bは基板の空間電荷面密
度、Ｃ_oxは単位面積当たりのゲート容量である。ゲート
酸化膜が十分に薄いものであるとすると、上記式（１）
の第３項は無視することができる。

【００３７】したがって、ｎチャネルＭＯＳＦＥＴとｐ
チャネルＭＯＳＦＥＴとの間でゲート電極及びチャネル
領域がそれぞれ同一の材料で構成される場合、ｎチャネ
ルＭＯＳＦＥＴ及びｐチャネルＭＯＳＦＥＴの閾値電圧
Ｖ_ｔｈ ^ｎＭＯＳ及びＶ_ｔｈ ^ｐ ^ＭＯＳは下記式（２），
（３）で表わすことができる。

【数２】なお、上記式（２），（３）において、Ｗはゲート電極
の仕事関数、Ｅ_cはｎチャネルＭＯＳＦＥＴのチャネル
領域を構成する半導体の伝導帯端と真空準位との間のエ
ネルギー差、Ｅ_vはｐチャネルＭＯＳＦＥＴのチャネル
領域を構成する半導体の価電子帯端と真空準位との間の
エネルギー差、Ｅ_gはチャネル領域を構成する半導体の
バンドギャップである。ここで、ＣＭＯＳＦＥＴとして
の使用を考え、ｎチャネルＭＯＳＦＥＴとｐチャネルＭ
ＯＳＦＥＴとで閾値電圧Ｖ_ｔｈ ^ｎ ^ＭＯＳ及びＶ_ｔｈ
^ｐＭＯＳの絶対値を揃えると、上記式（２），（３）か
ら下記等式（４），（５）が得られる。

【数３】したがって、通常通りにＣＭＯＳＦＥＴのｎチャネルＭ
ＯＳＦＥＴ及びｐチャネルＭＯＳＦＥＴのチャネル領域
を共にシリコンで構成した場合、閾値電圧はシリコンの
バンドギャップＥ_gのほぼ半分である０．５Ｖ程度とな
ってしまう。この値は、サブ０．１ミクロン以降の世代
で１Ｖ以下の電源電圧が想定されていることを考慮する
と高すぎる値である。

【００３８】閾値電圧を低下させるには、シリコンより
もバンドギャップＥ_gの小さな半導体材料でチャネル領
域を構成すればよい。しかしながら、その場合、短チャ
ネル効果の劣化や接合リーク電流の増大などの別の問題
を惹起することになる。また、シリコンテクノロジの範
疇からはずれた材料系を用いた場合には、従来から使用
されている製造プロセスを適用することができないた
め、その工業的実現性が乏しくなってしまう。

【００３９】これに対し、本発明によると、上記式
（２），（３）の考察に基づき、ｎチャネルＭＯＳＦＥ
Ｔにおいて伝導帯端と真空準位との間のエネルギー差Ｅ
_cをシリコンのバルクのそれよりも大きな材料を用い、
ｐチャネルＭＯＳＦＥＴにおいて価電子帯端と真空準位
との間のエネルギー差Ｅ_vをシリコンのバルクのそれよ
りも小さな材料を用いる。且つｎチャネルＭＯＳＦＥＴ
とｐチャネルＭＯＳＦＥＴとでゲート電極として同一材
料且つその仕事関数が、ｎチャネルＭＯＳＦＥＴのチャ
ネル材料のＥ_Ｃよりも大きく、ｐチャネルＭＯＳＦＥＴ
のチャネル材料のＥ _Ｖより小さい材料を用いる。このよ
うに構成することで、効果的に閾値電圧を低下させるこ
とが可能である。これについては、図１を参照しながら
説明する。

【００４０】図１は、本発明の原理を概略的に示す図で
あり、チャネル領域を構成する材料としてシリコン、引
張応力が導入されたシリコン及びＳｉＧｅをそれぞれ単
独で用いたＭＯＳＦＥＴの伝導帯端及び価電子帯端と、
ゲート電極のフェルミレベルを示したバンド図である。

【００４１】本発明のＣＭＯＳＦＥＴでは、ｎチャネル
ＭＯＳＦＥＴのチャネル材料として、伝導帯端Ｅ_Ｃ１、
価電子帯端Ｅ_Ｖ１を示す引張応力が導入されたシリコン
を用い、ｐチャネルＭＯＳＦＥＴのチャネル材料とし
て、伝導帯端Ｅ_Ｃ２、価電子帯端Ｅ_Ｖ２を示すＳｉＧｅ
を用い、それぞれゲート電極として、フェルミレベルＥ
_Ｆ（仕事関数Ｗ）を示す材料を共通に用いた。また、図
１には、比較のために、チャネルとして伝導帯端と真空
準位との間のエネルギー差Ｅ_Ｃ０、価電子帯端と真空準
位との間のエネルギー差Ｅ_Ｖ０を示すシリコンを用いた
例を示した。

【００４２】図１に示すように、ゲート電極を構成する
材料のフェルミレベルＥ_Fは、ｎチャネルＭＯＳＦＥＴ
のチャネル材料である引張応力を導入されたＳｉ層の伝
導帯端Ｅ_Ｃ１と、ｐチャネルＭＯＳＦＥＴのチャネル材
料であるＳｉＧｅ層の価電子帯端Ｅ_Ｖ２との間にある。
すなわちゲート電極材料の仕事関数ＷがｎチャネルＭＯ
ＳＦＥＴのチャネル領域の材料である引張応力を導入さ
れたシリコンのＥ_Ｃ１よりも大きく、ｐチャネルＭＯＳ
ＦＥＴのチャネル領域の材料であるＳｉＧｅのＥ_Ｖ２よ
りも小さい。

【００４３】また、図１に示すように、本発明の半導体
装置では、ｎチャネルＭＯＳＦＥＴのチャネル材料であ
る引張応力を導入されたＳｉのＥ_Ｃ１は、バルクＳｉの
Ｅ_Ｃ _０に比べて低くなっている。そしてｐチャネルＭＯ
ＳＦＥＴのチャネル材料であるＳｉＧｅのＥ_Ｖ２は、バ
ルクＳｉのＥ_v _０より高くなっている。すなわち、本発
明の半導体装置では、ｎチャネルＭＯＳＦＥＴの伝導帯
端とｐチャネルＭＯＳＦＥＴの価電子帯端との間のバン
ドギャップが小さくなり、且つゲート電極のフェルミレ
ベルがこれらの間にあるので、ｐチャネルＭＯＳＦＥＴ
の双方において閾値電圧が低減されることになる。

【００４４】また、Ｓｉ層に引張応力を導入した場合、
歪みがバンド構造に及ぼす効果により電子の移動度が増
大する。一方、ＳｉＧｅ層では、Ｇｅについてはホール
の移動度が高いことを反映して、Ｓｉ層に比べてホール
移動度がより高い。これら事実は、ｎチャネルＭＯＳＦ
ＥＴ及びｐチャネルＭＯＳＦＥＴのチャネル領域を、引
張応力を導入したＳｉをｎチャネルＭＯＳＦＥＴ、Ｓｉ
ＧｅをｐチャネルＭＯＳＦＥＴでそれぞれ構成する本発
明のＣＭＯＳＦＥＴが、電流駆動力を高め、回路性能に
優れていることを意味する。すなわち、本発明のＣＭＯ
ＳＦＥＴは、引張応力を導入したＳｉをｎチャネルＭＯ
ＳＦＥＴ、ＳｉＧｅをｐチャネルＭＯＳＦＥＴのチャネ
ルとして用いることにより、上述した閾値電圧を低減さ
せることができるだけでなく、半導体装置の他の性能を
も向上させることが可能となる。

【００４５】本発明において、ゲート電極材料のフェル
ミレベルＥ_Fは（４Ｅ_v2＋Ｅ_c1）／５以下であり且つ
（Ｅ_v2＋４Ｅ_c1）／５以下の範囲であることが好まし
い。さらに、このＥ_Ｆは、ほぼ（Ｅ_v2＋Ｅ_c1）／２であ
ることがより好ましい。この場合、ｎチャネルＭＯＳＦ
ＥＴ及びｐチャネルＭＯＳＦＥＴの双方でほぼ同等の閾
値電圧を実現することができる。

【００４６】また、本発明において、ｎチャネルＭＯＳ
ＦＥＴのチャネル材料におけるＥ_c1は（Ｅ_v0＋９Ｅ_c0）
／１０より高く且つ（Ｅ_v0＋Ｅ_c0）／２以下であること
が好ましい。また、ｐチャネルＭＯＳＦＥＴのチャネル
材料におけるＥ_v2は（Ｅ_v0＋Ｅ_c0）／以上であり且つ
（９Ｅ_v0＋Ｅ_c0）／１０未満であることが好ましい。こ
の場合、十分に低く且つ実用上問題のない閾値電圧を実
現することができる。

【００４７】Ｓｉ層への引張応力の導入は、例えば、Ｓ
ｉＧｅからなる下地層上にエピタキシャル成長法により
Ｓｉ層を薄膜形成することにより達成され得る。すなわ
ち、ＳｉＧｅはＳｉに比べて格子定数が大きいので、Ｓ
ｉＧｅ層上にＳｉをエピタキシャル成長させることによ
り、引張応力が導入されたＳｉ層を得ることができる。

【００４８】引張応力が導入されたＳｉ層のＥ_c1は、導
入する応力の大きさにより制御することができる。すな
わち、Ｓｉ層の下地層の格子定数を制御することによ
り、所望のＥ_c1を得ることができる。

【００４９】一方、ＳｉＧｅ層のＥ_v2は、例えばＳｉと
Ｇｅとの組成比で制御することができる。また、ＳｉＧ
ｅ層のＥ_v2は、ＳｉＧｅ層に応力を導入することにより
制御することもできる。例えば、単結晶Ｓｉ層を下地層
としてこの層の上にＳｉＧｅをエピタキシャル成長させ
ること、或いは単結晶ＳｉＧｅ層を下地層としてこの層
上にエピタキシャル成長法を用いてそれよりもさらに高
い濃度でＧｅを含有するＳｉＧｅを形成することによ
り、圧縮応力が導入されたＳｉＧｅ層を得ることができ
る。こうすることで、Ｅ_v2がより高いＳｉＧｅ層を得る
ことができる。

【００５０】上述したように、ｎチャネルＭＯＳＦＥＴ
のチャネル領域の材料におけるＥ_c1を低くするには、Ｓ
ｉＧｅ下地層上にエピタキシャル成長法を用いて形成し
たＳｉ層をチャネル層とすればよい。また、ｐチャネル
ＭＯＳＦＥＴのチャネル領域の材料におけるＥ_v2を高く
するには、ＳｉＧｅ層をチャネル層とすればよい。この
ように、Ｅ_c1及びＥ_v2の制御はともにＳｉＧｅ層により
行われるので、ｎチャネルＭＯＳＦＥＴのＳｉＧｅ層と
ｐチャネルＭＯＳＦＥＴのＳｉＧｅ層とを同一の工程で
形成することにより、製造プロセスを簡略化することが
できる。

【００５１】次に、本発明の第１の実施形態について図
２を参照しながら説明する。

【００５２】図２（ａ）〜（ｄ）は、それぞれ、本発明
の第１の実施形態に係る半導体装置の製造方法を概略的
に示す断面図である。図２（ｄ）に示す半導体装置１０
１は、半導体基板２上にｎチャネルＭＯＳＦＥＴ３とｐ
チャネルＭＯＳＦＥＴ４１とを有している。半導体基板
２は、例えばシリコン基板であり、その表面領域にＳｉ
Ｇｅ層５及び酸化膜６が形成されている。

【００５３】ｎチャネルＭＯＳＦＥＴ３は、酸化膜６上
に、ＳｉＧｅ層７、Ｓｉ層８、ゲート絶縁膜９、及びゲ
ート電極１０が順次積層された構造を有している。Ｓｉ
Ｇｅ層７及びＳｉ層８はともに単結晶であり、Ｓｉ層８
はＳｉＧｅ層７から引張応力を導入されている。Ｓｉ層
８には、チャネル領域１１が形成されている。また、Ｓ
ｉ層８には、ｎ型の不純物を高濃度にドープされたソー
ス／ドレイン領域１２がチャネル領域１１を挟持するよ
うに形成されている。

【００５４】ｐチャネルＭＯＳＦＥＴ４１は、酸化膜６
上に、ＳｉＧｅ層７０、ゲート絶縁膜９０、及びゲート
電極１００が順次積層された構造を有している。ｐチャ
ネルＭＯＳＦＥＴ４１においては、ｎチャネルＭＯＳＦ
ＥＴ３とは異なり、チャネル領域１３はＳｉＧｅ層７中
に形成されている。また、ＳｉＧｅ層７０には、ｐ型の
不純物を高濃度にドープされたソース／ドレイン領域１
４がチャネル領域１３を挟持するように形成されてい
る。

【００５５】これらのｎチャネルＭＯＳＦＥＴ３及びｐ
チャネルＭＯＳＦＥＴ４１は互いにＣＭＯＳＦＥＴを構
成している。

【００５６】図２（ｄ）に示す半導体装置１０１は、例
えば以下に示す方法により製造することができる。

【００５７】まず、図２（ａ）に示すように、シリコン
基板２の一方の主面上に、超高真空化学気相堆積法（Ｕ
ＨＶ−ＣＶＤ）法により、ＳｉＧｅバッファ層１５とＳ
ｉ_1- _xＧｅ_xバッファ層１６とを形成する。ＳｉＧｅバッ
ファ層１５はシリコン基板２の表面側から膜厚方向にＧ
ｅ濃度が高くなる濃度勾配を有する薄膜である。一方、
Ｓｉ_1-xＧｅ_xバッファ層１６はＧｅ濃度が一定な薄膜で
あって、通常、ｘは０．１〜０．４の範囲内に設定され
る。

【００５８】次に、所謂ＳＩＭＯＸ法により、シリコン
基板２のＳｉＧｅバッファ層１５及びＳｉ_1-xＧｅ_xバッ
ファ層１６を形成した面に、例えば、酸素イオンを４×
１０ ¹⁷ｃｍ^-2の注入ドーズでイオン注入し、さらに１３
５０℃〜１２００℃アニールする。それにより、図２
（ｂ）に示すように、Ｓｉ_1-xＧｅ_xバッファ層１６中に
埋め込み酸化膜６を形成する。なお、このようにして形
成した埋め込み酸化膜６は主にシリコン酸化物からな
り、Ｓｉ_1-xＧｅ_xバッファ層１６の表面から４００ｎｍ
程度の領域は酸化されずに残される。また、ＳｉＧｅバ
ッファ層１５及びＳｉ_1-xＧｅ_xバッファ層１６の酸化さ
れずに残された領域をそれぞれＳｉＧｅ層５，７とす
る。

【００５９】次に、シリコン基板２のＳｉＧｅ層７が形
成された面全体に、シリコン酸化膜のような酸化膜２０
を成膜する。さらに、この酸化膜２０の一部（ｎチャネ
ルＭＯＳＦＥＴ３を形成する領域）を除去して、ＳｉＧ
ｅ層７の一部を露出させる。その後、ＵＨＶ−ＣＶＤ法
により露出したＳｉＧｅ層７上に選択的にＳｉをエピタ
キシャル成長させて、例えば厚さ２０ｎｍ程度のＳｉ層
８を形成する。このときＳｉ層８には、下層のＳｉＧｅ
層７により引っ張りひずみが導入されている。以上のよ
うにして、図２（ｂ）に示す構造を得る。

【００６０】なお、図２（ｂ）に示す構造（酸化膜２０
を除く）は、他の方法を用いて形成することもできる。
例えば、ＵＨＶ−ＣＶＤ法によりＳｉＧｅ層７の全面に
Ｓｉをエピタキシャル成長させてＳｉ層８を形成する。
次に、Ｓｉ層８の全面に酸化膜を形成し、その一部を除
去する。その後、Ｓｉ層８の露出部をエッチングにより
除去する。このような方法でも図２（ｂ）に示す構造
（酸化膜２０を除く）を得ることができる。また、この
場合、Ｓｉ層８の露出部をエッチングにより完全には除
去せずに、数ｎｍ程度の厚さで残しておいてもよい。こ
のように残されたＳｉ層８の一部を、後述する酸化工程
においてゲート絶縁膜９とすることができる。

【００６１】図２（ｂ）に示す構造を得た後、酸化膜２
０を剥離する。次に、図２（ｃ）に示すように、素子領
域以外の部分、すなわち素子分離領域にあるＳｉＧｅ層
７及び歪Ｓｉ層８を反応性イオンエッチング（ＲＩＥ）
により除去して、素子領域を確定する。ここでｎチャネ
ルＭＯＳＦＥＴ３に相当する領域では、ＳｉＧｅ層７及
び歪Ｓｉ層８と表示し、ｐチャネルＭＯＳＦＥＴ４１に
相当する領域では、ＳｉＧｅ層７０と記す。

【００６２】また、必要であれば、ｎチャネルＭＯＳＦ
ＥＴ３のチャネル領域１１に相当する領域（歪Ｓｉ層８
及びＳｉＧｅ層７の一部）と、ｐチャネルＭＯＳＦＥＴ
４１のチャネル領域１３に相当する領域（ＳｉＧｅ層７
０の一部）とに、短チャネル効果を抑制するのに必要な
不純物をイオン注入する。その後、絶縁体を堆積する
か、露出面を酸化することにより、例えば厚さが３ｎｍ
程度のゲート絶縁膜９を形成する。

【００６３】次に、図２（ｄ）に示すように、基板２の
ゲート絶縁膜９を形成した面全体にＴｉＮやＷなどの金
属をスパッタリング法等により堆積して金属層を形成す
る。さらに、この金属層上にレジストパターンを形成
し、ＲＩＥを行うことによりｎチャネルＭＯＳＦＥＴ３
のゲート電極１０及びｐチャネルＭＯＳＦＥＴのゲート
電極１００を形成する。

【００６４】その後、ｎチャネルＭＯＳＦＥＴ３に対応
する歪Ｓｉ層８及びその下地層であるＳｉＧｅ層７に、
ゲート電極１０をマスクとして用いてＡｓをイオン注入
し、さらに高温短時間アニールを行うことにより、ソー
ス／ドレイン領域１２を形成する。また、同様に、ｐチ
ャネルＭＯＳＦＥＴ４１に対応するＳｉＧｅ層７０に、
ゲート電極１００をマスクとして用いてＢＦ₂をイオン
注入し、さらに高温短時間アニールを行うことにより、
ソース／ドレイン領域１４を形成する。以上のようにし
て、図２（ｄ）に示す半導体装置１０１を得る。

【００６５】本発明では、ｎチャネルＭＯＳＦＥＴの閾
値は、歪Ｓｉ層の下地であるＳｉＧｅのＧｅ濃度１％当
たり５．７ｍｅＶ低くなる。またｐチャネルＭＯＳＦＥ
Ｔの閾値はＳｉＧｅチャネル層のＧｅ濃度１％あたり
７．７ｍｅＶ低くなる。

【００６６】次に、本発明の第２の実施形態について図
３を参照しながら説明する。

【００６７】図３（ａ）〜（ｃ）は、それぞれ、本発明
の第２の実施形態に係る半導体装置の製造方法を概略的
に示す断面図である。図３（ｃ）に示す半導体装置１０
２は、半導体基板２上にｎチャネルＭＯＳＦＥＴ３とｐ
チャネルＭＯＳＦＥＴ４２とを有している。これらｎチ
ャネルＭＯＳＦＥＴ３及びｐチャネルＭＯＳＦＥＴにて
ＣＭＯＳＦＥＴを構成している。

【００６８】図３（ｃ）に示す半導体装置１０２は、図
２（ｄ）に示す半導体装置１０１とは、ｐチャネルＭＯ
ＳＦＥＴの構造が異なっている。半導体装置１０２にお
いて、ｐチャネルＭＯＳＦＥＴ４２は、酸化膜６上に、
ＳｉＧｅ層７０、Ｓｉ層８０、ＳｉＧｅ層２１、ゲート
絶縁膜９、及びゲート電極１００が順次積層された構造
を有している。ＳｉＧｅ層７０、Ｓｉ層８０、ＳｉＧｅ
層２１はいずれも単結晶であり、Ｓｉ層８０はＳｉＧｅ
層７０から引張応力を導入されている。

【００６９】本実施形態に係る半導体装置１０２におい
て、ＳｉＧｅ層７０とＳｉＧｅ層２１とではＧｅ濃度が
異なっている。すなわち、ＳｉＧｅ層７０がＳｉ_1-xＧ
ｅ_xで構成され、ＳｉＧｅ層２１がＳｉ_1-yＧｅ_yで構成
される場合、ｙ＞ｘなる関係が成り立つ。このような関
係を満足するようにＧｅ濃度を制御した場合、Ｓｉ層８
０からＳｉＧｅ層２１に圧縮応力を導入することができ
る。したがって、ｐチャネルＭＯＳＦＥＴ４２のチャネ
ル領域１３に関し、価電子帯端のエネルギーレベルをよ
り高め、閾値電圧を低下させることができる。

【００７０】図３（ｃ）に示す半導体装置１０２は、例
えば以下に示す方法により製造することができる。

【００７１】まず、第１の実施形態において、図２
（ａ）に関して説明した工程を実施する。次に、所謂Ｓ
ＩＭＯＸ法により、シリコン基板２のＳｉＧｅバッファ
層１５及びＳｉ_1-xＧｅ_xバッファ層１６を形成した面
に、例えば、酸素イオンを４×１０ ¹⁷ｃｍ^-2の注入ドー
ズでイオン注入し、さらに１３５０℃〜１２００℃でア
ニールする。それにより、図３（ａ）に示すように、Ｓ
ｉ_1-xＧｅ_xバッファ層１６中に埋め込み酸化膜６を形成
する。なお、このようにして埋め込み酸化膜６を形成し
た場合、Ｓｉ_1-xＧｅ_xバッファ層１６の表面から４００
ｎｍ程度の領域は酸化されずに残される。また、ＳｉＧ
ｅバッファ層１５及びＳｉ_1-xＧｅ_xバッファ層１６の酸
化されずに残された領域をそれぞれＳｉＧｅ層５，７と
する。

【００７２】次に、シリコン基板２のＳｉＧｅ層７が形
成された面全体に、ＵＨＶ−ＣＶＤ法によりＳｉをエピ
タキシャル成長させて、例えば厚さが２０ｎｍ程度のＳ
ｉ層８を形成する。このときＳｉ層８は下地層のＳｉＧ
ｅ層８から引っ張りひずみが導入されている。

【００７３】その後、シリコン基板２のＳｉ層８が形成
された面全体に、シリコン酸化膜のような酸化膜２０を
成膜する。さらに、この酸化膜２０の一部（ｐチャネル
ＭＯＳＦＥＴ４２が形成される領域）を除去して、歪Ｓ
ｉ層８の一部を露出させる。その後、ＵＨＶ−ＣＶＤ法
により露出した歪Ｓｉ層８上に選択的にＳｉＧｅをエピ
タキシャル成長させて、例えば厚さが２０ｎｍ程度のＳ
ｉＧｅ層２１を形成する。Ｓｉ_1-xＧｅ_xからなるＳｉＧ
ｅ層２１はＳｉ_1-yＧｅ_yからなるＳｉＧｅ層７に比べて
Ｇｅ濃度が高くなる（ｙ＞ｘ）ように形成する。なお、
通常、ｙは０．２〜１．０の範囲内である。こうするこ
とでＳｉＧｅ層２１はＳｉＧｅ層７から圧縮ひずみを導
入される。以上のようにして、図３（ａ）に示す構造を
得る。

【００７４】図３（ａ）に示す構造を得た後、酸化膜２
０を剥離する。次に、図３（ｂ）に示すように、素子領
域以外の部分、すなわち素子分離領域にあるＳｉＧｅ層
７、歪Ｓｉ層８、及び歪ＳｉＧｅ層２１を反応性イオン
エッチング（ＲＩＥ）により除去して、素子領域を確定
する。ここでｎチャネルＭＯＳＦＥＴ３に相当する領域
では、ＳｉＧｅ層７、歪Ｓｉ層８及び歪ＳｉＧｅ層２１
と表示し、ｐチャネルＭＯＳＦＥＴ４２に相当する領域
では、ＳｉＧｅ層７０、歪Ｓｉ層８０及び歪ＳｉＧｅ層
２１と記す。

【００７５】また、必要であれば、ｎチャネルＭＯＳＦ
ＥＴ３のチャネル領域１１に相当する領域（歪Ｓｉ層８
及びＳｉＧｅ層７の一部）と、ｐチャネルＭＯＳＦＥＴ
４１のチャネル領域１３に相当する領域（歪Ｓｉ層８
０、ＳｉＧｅ層７０、及びＳｉＧｅ層２１の一部）と
に、短チャネル効果を抑制するのに必要な不純物をイオ
ン注入する。その後、絶縁体を堆積するか、露出面を酸
化することにより、ゲート絶縁膜９を形成する。

【００７６】次に、図３（ｃ）に示すように、基板２の
ゲート絶縁膜９を形成した面全体にＴｉＮやＷなどの金
属をスパッタリング法等により堆積して金属層を形成す
る。さらに、この金属層上にレジストパターンを形成
し、ＲＩＥを行うことによりｎチャネルＭＯＳＦＥＴ３
のゲート電極１０及びｐチャネルＭＯＳＭＥＴ４２のゲ
ート電極１００を形成する。

【００７７】その後、ｎチャネルＭＯＳＦＥＴ３に対応
する歪Ｓｉ層８及びその下地層であるＳｉＧｅ層７に、
ゲート電極１０をマスクとして用いてＡｓをイオン注入
し、さらに高温短時間アニールを行うことにより、ソー
ス／ドレイン領域１２を形成する。また、同様に、ｐチ
ャネルＭＯＳＦＥＴ４-1に対応するＳｉＧｅ層７０、歪
Ｓｉ層８０、及び歪ＳｉＧｅ層２１に、ゲート電極１０
０をマスクとして用いてＢＦ₂をイオン注入し、さらに
高温短時間アニールを行うことにより、ソース／ドレイ
ン領域１４を形成する。以上のようにして、図３（ｃ）
に示す半導体装置１０２を得る。

【００７８】以上説明した第１及び第２の実施形態で
は、ｎチャネルＭＯＳＦＥＴ３のゲート電極１０及びｐ
チャネルＭＯＳＦＥＴ４１、４２のゲート電極１００を
ＴｉＮやＷなどで構成したが、仕事関数が、歪Ｓｉ層８
の真空準位と伝導帯端とのエネルギー差が大きく、Ｓｉ
Ｇｅ層７０或いは歪ＳｉＧｅ層２１の真空準位と価電子
帯端とのエネルギー差が小さい金属材料であれば、他の
金属材料も用いることができる。また、ｎチャネルＭＯ
ＳＦＥＴ３のゲート電極１０及びｐチャネルＭＯＳＦＥ
Ｔ４１、４２のゲート電極１００を構成する材料は、金
属材料に限られるものではなく、ｐ型の不純物を高濃度
にドープしたポリＧｅやＳｉ_1-yＧｅ_y（ｙ＞ｘ）なども
用いることができる。

【００７９】また、第１及び第２の実施形態では、ｎチ
ャネルＭＯＳＦＥＴ３及びｐチャネルＭＯＳＦＥＴ４
１、４２の構造として、素子分離・ウェル分離が容易な
ＳＯＩＭＯＳＦＥＴを採用したが、通常のバルクＭＯＳ
ＦＥＴでも勿論構わない。

【００８０】

【発明の効果】本発明によると、相補型電界効果トラン
ジスタを構成するｎチャネル電界効果トランジスタ及び
ｐチャネル電界効果トランジスタの双方のゲート電極が
同一の材料で構成され且つそれぞれの閾値電圧が十分に
低減された半導体装置が提供される。

【００８１】また、本発明によると、相補型電界効果ト
ランジスタを構成するｎチャネル電界効果トランジスタ
及びｐチャネル電界効果トランジスタを有し、簡略化さ
れたプロセスで製造することが可能な半導体装置が提供
される。

【図面の簡単な説明】

【図１】本発明の原理を概略的に示す図。

【図２】（ａ）〜（ｄ）は、それぞれ、本発明の第１の
実施形態に係る半導体装置の製造方法を概略的に示す断
面図。

【図３】（ａ）〜（ｃ）は、それぞれ、本発明の第２の
実施形態に係る半導体装置の製造方法を概略的に示す断
面図。

【符号の説明】

１０１，１０２…半導体装置２…半導体基板３…ｎチャネルＭＯＳＦＥＴ４１,４２…ｐチャネルＭＯＳＦＥＴ５，７，７０，…ＳｉＧｅ層２１…歪ＳｉＧｅ層６，２０…酸化膜８，８０…歪Ｓｉ層９…ゲート絶縁膜１０…ｎチャネルＭＯＳＦＥＴのゲート電極１００…ｐチャネルＭＯＳＦＥＴのゲート電極１１，１３…チャネル領域１２，１４…ソース／ドレイン領域１５，１６…ＳｉＧｅバッファ層

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Claims

【特許請求の範囲】

【請求項１】半導体基板と、前記半導体基板上に形成さ
れたｎチャネル電界効果トランジスタ及びｐチャネル電
界効果トランジスタとを具備し、前記ｎチャネル電界効
果トランジスタと前記ｐチャネル電界効果トランジスタ
とが相補型電界効果トランジスタを構成する半導体装置
であって、前記ｎチャネル電界効果トランジスタのゲート電極と前
記ｐチャネル電界効果トランジスタのゲート電極とは同
一の材料からなり、前記ｎチャネル電界効果トランジスタのチャネル領域は
Ｓｉを構成元素の一つとし、Ｓｉのバルクに比べて、伝
導帯端と真空準位との間のエネルギー差がより大きい材
料からなり、前記ｐチャネル電界効果トランジスタのチ
ャネル領域はＳｉを構成元素の一つとし、Ｓｉのバルク
に比べて、価電子帯端と真空準位との間のエネルギー差
がより小さい材料からなり、前記ゲート電極を構成する材料の仕事関数が、前記ｎチ
ャネル電界効果トランジスタのチャネル領域を構成する
材料の伝導帯端と真空準位との間のエネルギー差よりも
大きく、且つ前記ｐチャネル電界効果トランジスタのチ
ャネル領域を構成する材料の価電子帯端と真空準位との
間のエネルギー差よりも小さいことを特徴とする半導体
装置。
【請求項２】前記ｎチャネル電界効果トランジスタのチ
ャネル領域を構成する材料に、引張応力を導入すること
を特徴とする請求項１記載の半導体装置。
【請求項３】前記ｐチャネル電界効果トランジスタのチ
ャネル領域を構成する材料に、圧縮応力を導入すること
を特徴とする請求項１記載の半導体装置。
【請求項４】前記ｎチャネル電界効果トランジスタのチ
ャネル領域を構成する材料は、引張応力を導入された歪
Ｓｉであることを特徴とする請求項１記載の半導体装
置。
【請求項５】前記ｐチャネル電界効果トランジスタのチ
ャネル領域を構成する材料はＳｉＧｅであることを特徴
とする請求項１或いは請求項３記載の半導体装置。
【請求項６】半導体基板と、前記半導体基板上に形成さ
れたｎチャネル電界効果トランジスタ及びｐチャネル電
界効果トランジスタとを具備し、前記ｎチャネル電界効
果トランジスタと前記ｐチャネル電界効果トランジスタ
とが相補型電界効果トランジスタを構成する半導体装置
であって、前記ｎチャネル電界効果トランジスタのゲート電極と前
記ｐチャネル電界効果トランジスタのゲート電極とは同
一の材料からなり、前記ｎチャネル電界効果トランジスタのチャネル領域の
少なくとも一部は引張応力を導入されたＳｉ層中に形成
され、前記ｐチャネル電界効果トランジスタのチャネル領域の
少なくとも一部は第１のＳｉＧｅ層中に形成され、前記ゲート電極を構成する材料の仕事関数が、前記引張
応力を導入されたＳｉ層の伝導帯端と真空準位との間の
エネルギー差よりも大きく、且つ前記第１のＳｉＧｅ層
の価電子帯端と真空準位との間のエネルギー差よりも小
さいことを特徴とする半導体装置。
【請求項７】前記ｎチャネル電界効果トランジスタは前
記半導体基板と前記引張応力を導入されたＳｉ層との間
に前記第１のＳｉＧｅ層と組成比が同一な第２のＳｉＧ
ｅ層を具備し、前記Ｓｉ層は前記第２のＳｉＧｅ層から引張応力を導入
されたことを特徴とする請求項６記載の半導体装置。
【請求項８】前記ｎチャネル電界効果トランジスタは前
記半導体基板と前記引張応力を導入されたＳｉ層との間
に前記第１のＳｉＧｅ層に比べてＧｅ濃度がより高い第
２のＳｉＧｅ層を具備し、前記ｐチャネル電界効果トラ
ンジスタは前記半導体基板と前記第１のＳｉＧｅ層との
間に前記第２のＳｉＧｅ層と組成比が同一な第３のＳｉ
Ｇｅ層を具備し、前記Ｓｉ層は前記第２のＳｉＧｅ層から引張応力を導入
され、前記第１のＳｉＧｅ層は前記第３のＳｉＧｅ層か
ら圧縮応力を導入されたことを特徴とする請求項６に記
載の半導体装置。
【請求項９】前記ゲート電極は、金属、ｐ型にドープさ
れた多結晶Ｇｅ、及びｐ型にドープされた多結晶ＳｉＧ
ｅからなる群より選ばれる材料からなることを特徴とす
る請求項１或いは請求項６記載の半導体装置。
【請求項１０】前記半導体基板と前記ｎチャネル電界効
果トランジスタ及び前記ｐチャネル電界効果トランジス
タとの間に絶縁膜を具備することを特徴とする請求項１
或いは請求項６記載の半導体装置。
【請求項１１】前記半導体基板と前記相補型電界効果ト
ランジスタとの間に絶縁層が形成されていることを特徴
とする請求項１記載或いは請求項６の半導体装置。
【請求項１２】半導体基板と、前記半導体基板上に形成
されたｎチャネル電界効果トランジスタ及びｐチャネル
電界効果トランジスタとを具備し、前記ｎチャネル電界
効果トランジスタと前記ｐチャネル電界効果トランジス
タとが相補型電界効果トランジスタを構成する半導体装
置であって、前記ｎチャネル電界効果トランジスタのゲート電極と前
記ｐチャネル電界効果トランジスタのゲート電極とは同
一の材料からなり、前記ｎチャネル電界効果トランジスタ及び前記ｐチャネ
ル電界効果トランジスタの一方はチャネル領域の少なく
とも一部が形成された第１の半導体層を具備し、前記ｎ
チャネル電界効果トランジスタ及び前記ｐチャネル電界
効果トランジスタの他方はチャネル領域の少なくとも一
部が形成された第２の半導体層とその下地層である第３
の半導体層とを具備し、前記第１の半導体層と前記第３
の半導体層とは同一の材料からなることを特徴とする半
導体装置。
【請求項１３】前記半導体基板と前記相補型電界効果ト
ランジスタとの間に絶縁層が形成されていることを特徴
とする請求項１２記載の半導体装置。
【請求項１４】前記ゲート電極を構成する材料の仕事関
数が、前記ｎチャネル電界効果トランジスタのチャネル
を構成する材料の伝導帯端と真空準位との間のエネルギ
ー差よりも大きく、且つ前記ｐチャネル電界効果トラン
ジスタのチャネルを構成する材料の価電子帯端と真空準
位との間のエネルギー差よりも小さいことを特徴とする
請求項１２記載の半導体装置。