JP2004538639A - ２重層ｃｏｍｓデバイス及びその製造方法 - Google Patents

２重層ｃｏｍｓデバイス及びその製造方法 Download PDF

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Abstract

半導体ベースのデバイスは、末端層と、該末端層に接する基部層と、を含むチャンネル層を含む。末端層は、少なくとも１つのｐチャンネル型構成部品について、正孔伝導の少なくとも一部を担い、基部層は、少なくとも１つのｎチャンネル型構成部品について、電子伝導の少なくとも一部を担う。基部層が、該基部層から前記末端層への効果的な正孔波動関数の拡張を可能にする厚さを持つことで、正孔伝導を前記末端層によって促進する。半導体ベースのデバイスを製造する方法は、チャンネル層末端部分を設けるステップと、チャンネル層基部部分を設けるステップと、を含む。

Description

【技術分野】
【０００１】
本発明は、半導体デバイスに関し、より詳細には、金属酸化物半導体型構成部品を含むデバイスの製造および構成に関する。
【０００２】
（関連出願）
本願は、２００１年８月９日に出願された米国仮特許出願第６０／３１１，１８８号の利益並びに優先権を主張するものであり、前記出願はその開示内容全体を本願明細書の一部としてここに援用する。
【背景技術】
【０００３】
従来のシリコンウェハに代り、新しいタイプの基板を利用して、シリコンベースの電子デバイスの性能を改善できる。たとえば、シリコンゲルマニウム（ＳｉＧｅ）合金層を有するウェハは、歪が緩和されたＳｉＧｅ層、すなわち、比較的歪のないＳｉＧｅ層上に成長した歪シリコン層に、性能が改善されたチャンネル層を提供できる。歪シリコンは、たとえば、金属酸化物半導体（ＭＯＳ）電界効果トランジスタ（ＦＥＴ）の表面チャンネル層に対して、少数キャリア移動度の改善をもたらす。
【０００４】
シリコンチャンネル層のキャリア移動度は、概して、該層内の歪レベルに応じて増加する。この歪レベルは、下位層の歪緩和ＳｉＧｅ層との格子不整合によって決まる。そして、格子不整合は、前記歪緩和ＳｉＧｅ層のＧｅ濃度により決定される。すなわち、歪緩和ＳｉＧｅ層の格子の間隔は、一般に、Ｇｅ濃度が増加するにつれて広くなる。
【０００５】
このように、歪緩和ＳｉＧｅ基板層内のＧｅ濃度が高くなると、概して、上に重なる歪シリコンのチャンネル層内の電子移動度が増加する。電子移動度は、一般に、Ｇｅ濃度が約２０原子濃度を超えると飽和するが、正孔移動度は、Ｇｅ濃度の上昇と共に増加し続ける。
【０００６】
電子移動度および正孔移動度の習性は、特に重要で、たとえば、集積回路デバイスの基本構成単位の１つであるインバータの性能に大きく影響する。インバータは、ＮＭＯＳ（すなわち、ｎチャンネル型）とＰＭＯＳ（すなわち、ｐチャンネル型）両方のトランジスタを含んでおり、インバータ遅延は、ＮＭＯＳトランジスタとＰＭＯＳトランジスタ両方の駆動電流に依存する。電子電荷キャリアおよび正孔電荷キャリアの移動度の拡大によって、駆動電流が増加して、インバータ段階遅延が減少する。
【０００７】
インバータ遅延は、ＮＭＯＳデバイスとＰＭＯＳデバイスの相互コンダクタンスの関数である。この遅延は、次のように表される。
【数１】
Figure 2004538639
上式において、Ｋi＝ＣｖsatＣoxＷiで、「ｉ」は、ｐまたはｎの総称、ｔpは合計インバータ遅延時間である。この遅延は、インバータキャパシタンスを駆動するＮＭＯＳトランジスタとＰＭＯＳトランジスタの能力と相関するもので、ＣL・ＫpとＣL・Ｋnは、それぞれ、ＮＭＯＳトランジスタとＰＭＯＳトランジスタの相互コンダクタンスと相関がある。Ｃは定数で、ｖsatはチャンネル内のキャリア飽和速度である。Ｃoxは単位面積あたりのゲートキャパシタンス、Ｗiは対応するＮＭＯＳトランジスタまたはＰＭＯＳトランジスタの幅（すなわち、ゲート幅）である。
【０００８】
従来のＳｉインバータのＮＭＯＳトランジスタとＰＭＯＳトランジスタは、デバイス幅を適宜調整することによって、ほぼ等しい駆動能力を提供するように設計できる。この場合、インバータ性能の改善を推定するには、次の式を利用すると便利である。
【数２】
Figure 2004538639
上式において、Ｂは定数、ｅpは、標準のシリコン構成部品を基準とした、チャンネルの改良（たとえば、歪シリコンの利用）によるＰＭＯＳ駆動電流の拡大率、ｅnは、ＮＭＯＳ駆動電流の拡大率、ωpは、ＰＭＯＳトランジスタにおける相対幅変化（基準となる標準インバータの標準シリコンＰＭＯＳ構成部品の幅によって除算された新規の幅）、ωnはＮＭＯＳトランジスタにおける相対幅変化である。デバイス幅の大きな変化は、インバータキャパシタンス全体に関連する定数Ｂに影響を与えることになるため、この数式は近似式である。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
標準のＳｉインバータは、通常、ＰＭＯＳトランジスタの幅を広げてＮＭＯＳトランジスタ内とＰＭＯＳトランジスタ内の駆動電流を均衡させ、段階遅延を最小限に抑えるように最適化される。この最適化が必要になるのは、標準シリコンデバイスが、ＰＭＯＳ駆動電流よりかなり大きいＮＭＯＳ駆動電流を持つためである（これは、歪力を受けないシリコンにおいて、電子の移動度が、正孔よりも大幅に大きいためである）。
【００１０】
歪緩和ＳｉＧｅ基板上に２０原子濃度Ｇｅを含む歪緩和シリコンは、電子移動度を約８０％程度増加できるが、正孔移動度については、せいぜい若干の拡大が見られるのみである。このように、歪緩和シリコンは、移動度の不整合が増大する原因となり、それ故に、インバータ内でＮＭＯＳトランジスタの駆動電流とＰＭＯＳトランジスタの駆動電流の不整合が増大する原因にもなる。したがって、インバータ段階遅延は、チャンネル層として歪緩和シリコンが採用された場合に、８０％すべてが減少するわけではない。
【００１１】
歪緩和ＳｉＧｅ基板内のゲルマニウム濃度が３０％に上昇し、次いで４０％に上昇すると、正孔移動度も、それぞれ、約４０％と、１００％以上と言うように増加する。４０％の濃度を超えると、正孔移動度の拡大は、微弱になるか、あるいは全く生じなくなる。歪緩和ＳｉＧｅ基板内の４０％Ｇｅでは、ＮＭＯＳトランジスタ内の駆動電流とＰＭＯＳトランジスタ内の駆動電流の比が、概して、標準装置とほぼ同一になる。
【００１２】
このように、移動度とトランジスタサイズの非対称の関係は、インバータおよび他の半導体デバイスにとって問題となっている。
【課題を解決するための手段】
【００１３】
本発明は、２重層構造を有するチャンネル層を含む半導体デバイスの構造および製造方法に関する。チャンネル層は、デバイス内の１つより多くの構成部品に共通の表面チャンネル層であることが好ましい。このチャンネル層は、拡大された電子移動度と、特に、拡大された正孔移動度とを提供する。チャンネル層は、また、共通基板に形成されたＰＭＯＳ構成部品とＮＭＯＳ構成部品両方の表面チャンネル層として機能できる。
【００１４】
２重層構造は、Ｓｉ1-yＧｅy層またはゲルマニウム層を覆い、好ましくはこの層と接するシリコン層を含むことが好ましい。このシリコン層は、好ましくは、ゲート誘電体と接する。
【００１５】
インバータは、本発明の原理によると、同様のサイズのＰＭＯＳトランジスタとＮＭＯＳトランジスタを用いて製造できる。したがって、このインバータは、非対称のインバータと比べ、基板上でより小さいスペースしか占有しない。インバータは、また、他のインバータよりも削減された段階遅延を持つことができる。
【００１６】
したがって、第１の態様において、本発明は、チャンネル層を含む半導体ベースのデバイスを特徴とする。チャンネル層は、末端層と、該末端層と接する基部層と、を含む。前記末端層は、少なくとも１つのｐチャンネル型構成部品について、正孔伝導の少なくとも一部を担う。前記基部層が、該基部層から末端層までの効果的な正孔波動関数の拡大を可能にする厚さを持つことで、正孔伝導を末端層によって促進する。基部層は、少なくとも１つのｎチャンネル型構成部品について、電子伝導の少なくとも一部を担う。
【００１７】
各ｐチャンネル型構成部品は、ｐチャンネル型トランジスタを含むことができ、各ｎチャンネル型構成部品は、ｎチャンネル型トランジスタを含むことができる。このように、各構成部品は、共通チャンネル層を共有できる上、表面チャンネル層構成部品として機能できる。ｎチャンネル型トランジスタと、ｐチャンネル型トランジスタは、たとえば、インバータに関連付けることができる。
【００１８】
正孔移動度を電子移動度よりも更に拡大することによって、同様の面積であるか、または同様の寸法を持つトランジスタを有するインバータを製造できる。たとえば、ｎチャンネル型トランジスタと、ｐチャンネル型トランジスタとを、同様のゲート長さ、または同様のゲート幅で製造できる。
【００１９】
基部層の厚さは、ｐチャンネル型構成部品である場合の方がｎチャンネル型構成部品である場合よりも小さくでき、正孔波動関数のより大きい部分を基部層から末端層に延長できる。
【００２０】
基部層は、引張歪力を受けると好ましい。これは、たとえば、シリコン基部層がＳｉＧｅ基板層に隣接することで実現できる。
【００２１】
末端層は、圧縮歪力を受けると好ましい。これは、たとえば、ＳｉＧｅ末端層が、下位層のＳｉＧｅ基板層よりも高いゲルマニウム濃度を持つことで実現できる。
【００２２】
別の方法として、基部層をシリコンから形成できるので、そのシリコン層の厚さを、約４ｎｍ〜約１０ｎｍの範囲内、好ましくは５ｎｍにして、基部層内の電子伝導を支援できる。末端層の厚さは、約５ｎｍ〜約１８ｎｍの範囲内で設定できる。
【００２３】
本デバイスは、また、基部層と接する誘電体層を含むことができる。基部層は歪シリコンから形成でき、末端層は歪ゲルマニウム、または歪ＳｉＧｅ合金から形成できる。
【００２４】
本デバイスは、更に、末端層と接する歪緩和ＳｉＧｅ基板層を含むことができる。この歪緩和ＳｉＧｅ層は、約３０原子濃度〜約８５原子濃度の範囲のゲルマニウム濃度を持つ。
【００２５】
第２の態様において、本発明は、半導体ベースのデバイスの製造方法を特徴とする。本方法は、チャンネル層末端部分の形成ステップと、チャンネル層基部部分の形成ステップとを含み、該基部部分は前記末端部分と接触するように形成される。
【００２６】
基部部分を形成するステップは、各ｐチャンネル型構成部品の位置において基部部分を薄層化し、正孔伝導の支援を強化するステップを含むことができる。薄層化のステップは、ｐチャンネル型構成部品の位置において基部層の厚さを削減する一方で、少なくとも１つのｎチャンネル型構成部品の位置において厚さをほぼ変えずに残すステップを含むことができる。
【発明を実施するための最良の形態】
【００２７】
図面において、同様の参照符号は、別の図においても同一の部品を表す。また、図面は、必ずしも本発明の要点を強調するものではなく、本発明の原理を説明するために添付されたものである。
【００２８】
本発明は、改良された半導体デバイスの設計、たとえば、改良されたインバータの設計を提供する。本発明の各種の特性は、たとえば、Ｓｉ層と、Ｓｉ1-xＧｅx層と、Ｇｅ層の少なくとも１層を基板内と基板上のいずれか、またはその両方に含むＭＯＳトランジスタを利用する用途に適したものである。
【００２９】
「ＭＯＳ」の用語は、ここで、少なくとも絶縁層分だけ半導体チャンネル層から離れている導電ゲートを含む半導体デバイス全般を表すものとして用いられる。「ＳｉＧｅ」と「Ｓｉ1-xＧｅx」の用語は、ここで、シリコン−ゲルマニウム合金を表すものとして交換可能に用いられる。「シリサイド」の用語は、ここで、金属と、シリコンと、場合によってはゲルマニウムなど他の構成要素と、による反応生成物を表すものとして用いられる。「シリサイド」の用語は、また、単体半導体、化合物半導体、または合金半導体と、金属と、による反応生成物を簡略に表すものとして用いられる。
【００３０】
まず、図１を参照して説明する。図１には、本発明の一般原則のいくつかが大まかな概略図で表されている。図１は、半導体ベースのデバイス１００の一部を表す断面図である。このデバイス１００は、好ましくは、表面チャンネル層（すなわち、誘電体層と接する層）であるチャンネル層１１０を含む。チャンネル層１１０は、基部層１１１と、末端層１１２と、を含む。
【００３１】
チャンネル層１１０については、末端層１１２と基部層１１１が接触していると好ましいが、任意構成として１層以上の中間層を含むこともできる。また、基部層１１１は誘電体層１２０と接すると好ましい。
【００３２】
チャンネル層１１０は、任意構成としてではあるが、更に、基板層１３０と接する。基板層１３０、たとえば、歪緩和ＳｉＧｅ層などは、末端層１１２と基部層１１１の歪力レベルをある程度制御できる。
【００３３】
チャンネル層１１０は、少なくとも１つのＮＭＯＳ構成部品のｎチャンネルと、少なくとも１つのＰＭＯＳ構成部品のｐチャンネルの両方を提供する。これらの構成部品は、同一の表面チャンネル層を共有するＭＯＳトランジスタ、たとえば、インバータのＮＭＯＳトランジスタおよびＰＭＯＳトランジスタに利用できる。チャンネル層１１０は、層の厚さと構成を部分的に適宜選択することによって、２重チャンネルを提供する。
【００３４】
本発明の原理は、各種半導体材料を含む各種の物質から製造されたデバイスに適用できるが、下記においては、説明を簡略にするため、シリコンと、ゲルマニウムと、ＳｉＧｅ合金と、を含む実施形態に焦点をあてて説明する。
【００３５】
デバイス１００の一実施例において、基部層１１１は、引張歪力が印加されたシリコン層であり、末端層１１２は、圧縮歪力が印加されたゲルマニウム層またはＳｉ1-yＧｅy層である。また、末端層１１２は、基板層１３０と接する。基板層１３０は、末端層１１２よりもゲルマニウム濃度が低い歪緩和Ｓｉ1-xＧｅx層を含む。このように、基部層１１１の歪力は、主に、歪緩和Ｓｉ1-xＧｅx層内のゲルマニウム濃度によって決まる。一方、末端層１１２の歪力は、主に、末端層１１２のゲルマニウム濃度と歪緩和Ｓｉ1-xＧｅx基板層１３０のゲルマニウム濃度の差によって決まる。
【００３６】
基部層１１１は、電子伝導を支援する、すなわち、１つ以上のＮＭＯＳ構成部品のｎチャンネルを提供するのに十分な最小限の厚さを持つ。ここで説明した実施例のシリコン層については、シリコン厚さが約５ｎｍである。
【００３７】
約４ｎｍより小さいシリコン厚さでは、概して、電子移動度の部分的な喪失が生じる可能性がある。ただし、チャンネル層１１０内の正孔移動度は、一般に、基部層１１１の厚さの削減によって恩恵を受ける。チャンネル層１１０の境界面と直交する正孔の波動関数は、正孔の量がこの方向において比較的少ないため、比較的大きなものになる。このように、シリコン基部層１１１の場合、正孔波動関数は、概して、シリコン基部層１１１を超え、下位層である末端層１１２内へと十分に拡張する。
【００３８】
チャンネル層１１０は、ここで、拡大された正孔移動度を提供する。これは、部分的には、圧縮ゲルマニウム末端層またはＳｉ1-yＧｅy末端層によって提供される拡大された正孔移動度に起因する。本実施例において、末端層１１２は、基部層１１１と歪緩和ＳｉＧｅ基板層の両方に対するバンドギャップオフセットを有する。このことは、拡大された正孔波動関数の圧縮された末端層１１２内における閉じ込めを促進する。この効果は、デバイス１００内のｐチャンネル型構成部品について、正孔移動度の拡大を更に促進できる。
【００３９】
前述した実施例は、いくつかの手段で拡大された正孔移動度を提供する。たとえば、圧縮歪が付与されたＳｉ1-yＧｅy層は、歪が付与されていないＳｉ1-yＧｅy層よりも正孔移動度が大きい。高いＧｅ濃度も、正孔移動度を拡大できる。
【００４０】
また、本実施例では、誘電体層１２０と基部層１１１の境界面における正孔の分散によって、移動度の喪失を緩和することができる。たとえば、半導体分野で周知の拡大方式の表面チャンネルＭＯＳトランジスタは、トランジスタチャンネルの横断をキャリアに強制する一方で、キャリアをゲート誘電体境界面に非常に近接させる。このようなトランジスタは、本発明の原理に従って実施した場合に、抑制された正孔分散を提供できるが、この抑制は、少なくとも部分的には、非常に薄い基部層１１１を超える正孔波動関数の拡張に起因する。
【００４１】
末端層１１２における正孔移動度は、概して、基部層１１１における正孔移動度よりも大きいが、歪シリコンの基部層１１１は、依然として、従来のシリコン表面チャンネルの構成部品よりも強化された正孔移動度を提供できる。このように、組み合わされた基部および末端層１１１，１１２は、非常に拡大された正孔移動度をｐチャンネル型構成部品に提供すると共に、ｎチャンネル型構成部品についても拡大された電子移動度を提供するように働く。
【００４２】
鉛直方向、すなわち表面に垂直な方向における電子の量は、歪シリコンにおいて比較的大きい。このため、この垂直方向において、電子の波動関数は、正孔の比較的大きい波動関数と比べて相対的に小さい。したがって、電子は、相対的に非常に薄い層内にほぼ閉じ込められる。前述したように、約５ｎｍ厚さの歪シリコン層は、電子の波動関数のほぼ全体を支援できる一方で、正孔波動関数のかなりの部分が歪シリコン層を超えて広がることを可能にする。
【００４３】
図２Ａおよび２Ｂは、前述した実施例の電子と正孔の習性を示す帯線図である。図２ＡはＮＭＯＳ構成部品を示し、図２ＢはＰＭＯＳ構成部品を示したもので、引張シリコン基部層１１１を用いる実施形態と、圧縮Ｓｉ1-yＧｅy末端層１１２を用いる実施形態に対応する。ＮＭＯＳ構成部品について、図は、電子が基部層１１１内にほぼ閉じ込められていることを示す。ＰＭＯＳ構成部品について、図は、基部層１１１と末端層１１２の間に正孔が分布することを示す。
【００４４】
前述したように、厚さが約５ｎｍの歪シリコンの基部層１１１は、基部層１１１内の電子の閉じ込めと、末端層１１２への正孔波動関数の拡張との背反性に適切な均衡を提供できる。次に、シリコンおよびゲルマニウムを利用するいくつかの実施形態における層の厚さと組成について説明する。
【００４５】
一実施例において、末端層１１２は、ほぼ１００％ゲルマニウムである。末端層１１２の厚さは、約５ｎｍ〜１８ｎｍの範囲内であることが好ましい。末端層１１２は、好ましくは、約６０〜８０原子濃度Ｇｅの範囲内の濃度を持つ歪緩和ＳｉＧｅから成る基板層１３０と接する。この組成が、効果的なレベルの圧縮歪を末端層１１２に提供し、一方で、末端層１１２内のゲルマニウム濃度（すなわち、１００％）が正孔移動度を更に改善する。
【００４６】
ゲルマニウムの末端層１１２を有する実施例では、ここで述べたように、シリコンの基部層１１１内に応力を導入でき、ひいては、シリコンの部分的あるいは完全な緩和をもたらすことになる。というのは、ゲルマニウム濃度が比較的高い基板層１３０上に純粋なゲルマニウム末端層１１２が形成されることが好ましいため、高濃度の基板層１３０が、概して、基部層１１１のシリコンと比べて非常に大きい格子不整合を持つためである。
【００４７】
基板層１３０内のゲルマニウム濃度の低減と、それに関連した末端層１１２内のゲルマニウム濃度の低減とによって、基部層１１１の緩和を実質的に抑制または排除できる。このように、基部層１１１内の相対的に高レベルの引張歪が維持される。
【００４８】
たとえば、約４０原子濃度Ｇｅの成分を持つ歪緩和ＳｉＧｅから成る基板層１３０は、約６０原子濃度〜約８０原子濃度Ｇｅの範囲内の成分を持つ末端層１１２と組み合わせて利用できる。本実施例によって削減されたシリコン基部層１１１内の応力は、引張歪シリコン層の利点をそのまま保持できる。
【００４９】
別の方法として、基部層１１１については、格子不整合が比較的大きい基板層１３０と組み合わせて使用すると厚さを削減でき、その結果、それに対応する大きさの応力が基部層１１１にもたらされることになる。このように、基部層１１１の厚さの一部を犠牲にして、該基部層１１１の引張歪を保持できる。
【００５０】
図３は、本発明の原理に従って、デバイス内に組み込めるトランジスタ３００の実施形態を示す断面図である。トランジスタ３００は、ゲートコンタクト３５０と、ソースとドレインのシリサイドコンタクト３４０と、ゲート酸化層３２０と、引張シリコン基部層３１１および圧縮Ｓｉ1-yＧｅy末端層３１２を含むチャンネル層（デバイス内の他の構成部品とも共有される）と、歪緩和Ｓｉ1-xＧｅx基板層３３０と、シリコン基板３６０と、を含む。ゲートコンタクト３５０は、ゲート酸化層３２０近くに位置するドープされた導電性多結晶シリコン（「ポリシリコン」）下部３５１と、ゲートシリサイド上部３５２と、を含むことができる。
【００５１】
引張シリコン基部層３１１と、圧縮Ｓｉ1-yＧｅy末端層３１２とは、歪緩和Ｓｉ1-xＧｅx層３３０の上にエピタキシャル成長させることができる。これらの層は、トランジスタ３００のチャンネル層を提供する。ソースとドレインのコンタクト３４０は、たとえば、金属層を蒸着し、その金属層をチャンネル層および歪緩和ＳｉＧｅ層と反応させることで形成できる。
【００５２】
ゲート酸化層３２０は、可能な限り歪シリコンの表面部分を覆うように基部層３１１の上に形成される。誘電体層３２０は、この分野における従来の各種方法、たとえば、熱酸化技法または蒸着技法を用いて形成できる。
【００５３】
ゲート酸化層３２０は、たとえば、１．５〜１０．０ｎｍの厚さの二酸化ケイ素層にできる。他の実施形態は、他の適切な誘電体材料、たとえば、シリコン窒化酸化物、窒化シリコン、複数の窒化シリコン層と酸化シリコン層、または、ｈｉｇｈ−ｋ誘電体を含む。
【００５４】
本発明の原理に係るトランジスタ３００は、ＮＭＯＳ構成部品またはＰＭＯＳ構成部品として実現できる。トランジスタ３００は、たとえば、ドープ方式およびドープレベルが異なるものをチャンネル層内に包含できる。デバイスは、このように、共通のチャンネル層を利用するＮＭＯＳトランジスタ３００とＰＭＯＳトランジスタ３００とを包含でき、ＮＭＯＳとＰＭＯＳ両方の構成部品が、改善された表面チャンネルトランジスタ性能を提供できる。
【００５５】
次に、図４を参照しながら、改良されたインバータを実現できる本発明の特徴について説明する。図４は、ＰＭＯＳトランジスタ３００Ａと、ＮＭＯＳトランジスタ３００Ｂと、を含むデバイス４００を示す断面図である。トランジスタ３００Ａ，３００Ｂは、図３を参照しながら説明した実施形態と同様の構造および組成を持つ。
【００５６】
トランジスタ３００Ａ，３００Ｂは、ゲートコンタクト３５０Ａ，３５０Ｂと、ソースとドレインのシリサイドコンタクト３４０Ａ，３４０Ｂと、ゲート酸化膜部分３２０Ａ，３２０Ｂと、を含む。トランジスタ３００Ａと３００Ｂは、引張シリコン基部層４１１と、圧縮Ｓｉ1-yＧｅy層４１２と、を含むチャンネル層４１０を共有する。また、トランジスタ３００Ａ，３００Ｂは、歪緩和Ｓｉ1-xＧｅx基板層４３０とシリコン基板３６０とを共有する。
【００５７】
本デバイスは、内部にＰＭＯＳトランジスタ３００Ａを格納するｎ型インプラントドーパントウェル４２０を含む。ドーパントウェル４２０は、半導体製造分野で周知の各種方法のいずれかで形成される。トランジスタ３００Ａ，３００Ｂは、シャロートレンチアイソレーション（ＳＴＩ）部４９０によって互いに電気的に絶縁される。
【００５８】
アイソレーション部４９０は、チャンネル層４１０を超える十分な深さであることが好ましく、少なくともＳｉＧｅ歪緩和基板層４３０内で終了する。別の実施形態において、アイソレーション部４９０は、存在しないか、あるいは他の絶縁手段に置き換えられる。たとえば、一実施形態は、半埋込み式の酸化物アイソレーション（Ｓ−ＲＯＸ）部を含む。
【００５９】
デバイス４００の他の実施例において、ＰＭＯＳトランジスタ３００Ａ近傍の基部層４１１は、ゲート酸化膜部分３２０Ａの形成前に薄層化される。薄層化された基部層４１１は、図４に点線Ａで示されている。この代替方法は、ＰＭＯＳトランジスタ３００Ａのチャンネル層４１０における正孔移動度を更に拡大できる。
【００６０】
本発明をインバータの製造に適用した場合の利点の一部を、いくつかの実例と共に下記に示す。
【表１】
Figure 2004538639
【００６１】
上の表１は、７種類のインバータ例について、相対インバータ段階遅延（ｔp）の値をトランジスタパラメータの関数として示したリストである。該パラメータは、ＮＭＯＳトランジスタ駆動電流とＰＭＯＳトランジスタ駆動電流それぞれに対応する拡大率であるｅnおよびｅpと、ＰＭＯＳトランジスタの相対幅変化（すなわち、標準となる基準インバータの標準ＰＭＯＳトランジスタの幅で除算された例示トランジスタの幅）であるωpと、例示インバータのＮＭＯＳトランジスタの相対幅変化であるωnと、を含む。
【００６２】
上記リストの例に示すように、インバータ段階遅延を削減すると、トランジスタのゲート長を短くせずにインバータ性能を向上できる。表１は、駆動電流拡大の効果を示すと共に、インバータ遅延時間内で相対的に減少するデバイス幅の調整効果を示す。
【００６３】
最初の列は、標準となる基準インバータ（すなわち、遅延が減少しないインバータ）を表す。２番目の列は、歪緩和Ｓｉ0.8Ｇｅ0.2基板の真上に歪シリコンチャンネルを有するインバータを表す。この場合、電子の拡大率は、１．８で、正孔の拡大は、処理中にほぼ消失し、１のｅpが残ると想定している。
【００６４】
３番目の列は、歪緩和Ｓｉ0.6Ｇｅ0.4基板の真上に歪シリコン層を有するインバータを表す。この例のＰＭＯＳ構成部品における正孔移動度の拡大は、１．８である。
【００６５】
また、この例において、電子と正孔の拡大は、両方が等しくなるように選択されている。この例のインバータ設計は、この設計のＮＭＯＳ移動度とＰＭＯＳ移動度の比が、従来のシリコンベースのインバータにおける比と変わらないため、旧来のデジタル回路設計を移植する場合に特に有利である。
【００６６】
４番目の列は、ＮＭＯＳトランジスタおよびＰＭＯＳトランジスタが、圧縮Ｇｅ末端層と、シリコン基部層と、を含む本発明の原理に係るインバータを表す。この場合、正孔の拡大は、たとえば、約７と同じ高さにできる。ＮＭＯＳデバイスとＰＭＯＳデバイスは、いずれも、非常に高いキャリア移動度を持ち、この移動度は両方のデバイスでほぼ同一である。
【００６７】
５番目の列に例示するインバータは、対称形のＰＭＯＳトランジスタとＮＭＯＳトランジスタ、すなわち、ＮＭＯＳ構成部品のゲート幅を約２の係数で調整することで、両方のトランジスタの駆動電流を同一にしたＰＭＯＳトランジスタとＮＭＯＳトランジスタとを備える。
【００６８】
６番目の列に例示するインバータは、ＰＭＯＳトランジスタとＮＭＯＳトランジスタの両方について薄層化されると共に、圧縮ゲルマニウム末端層の上に載るシリコン基部層を備え、電子の波動関数は、正孔の波動関数と共に優勢に圧縮Ｇｅ層に配置されている。
【００６９】
最後、すなわち７番目の列では、トランジスタ電流を対称にするため、ＰＭＯＳトランジスタ幅が調整されている。
【００７０】
表１に示されるように、本発明の特徴をインバータ設計に応用すると、インバータ遅延を最大で８２％以上も削減できる。したがって、たとえば、デジタル回路の性能を、トランジスタのゲート長を縮めることに頼らずとも、大幅に改善できる。
【００７１】
図５は、表１の７つのインバータ例に関連付けられたインバータ段階遅延をゲート長変化の関数として示す図である。最上部の曲線（従来の最も遅いインバータ）は、表１の最初の列に対応する。図示するように、２重チャンネル層、すなわち、基部層と末端層とを有する本発明の原理に係るチャンネル層を含むインバータは、デバイスの特徴寸法を縮めずに、改善された性能を提供する。
【００７２】
上記に示したように、本発明のいくつかの実施形態は、ＳｉＧｅ基板層を含む基板を利用する。ＳｉＧｅ基板層は、シリコンウェハ上に成長させることができ、更に、成分、厚さ、および成長条件が異なる複数の合金層を含むことができる。このように、基板層は、単独または複数のＳｉＧｅ層と、グレーデッド組成を持つ複数のＳｉＧｅ層の少なくともいずれかを含むことができる。一部の実施形態において、ＳｉＧｅ層は、シリコンウェハとの格子不整合を吸収する中間ＳｉＧｅ層に成長した歪緩和ＳｉＧｅ層を含む。
【００７３】
基板は、たとえば、シリコンウェハと共に、該シリコンウェハ上に成長したＳｉＧｅ層を含むことができる。この場合、シリコンウェハとＳｉＧｅ層の間に、酸化物層が存在できる。他のタイプの材料は、ベースまたは基板、たとえば、絶縁膜上シリコン（ＳＯＩ）ウェハ、ゲルマニウムウェハ、ガラス基板、積層基板などを提供する。
【００７４】
シリコン層、ゲルマニウム層、およびＳｉＧｅ層は、たとえば、周知のエピタキシャル成長技術で形成できる。組成および厚さが適切なシリコン層、ゲルマニウム層、またはＳｉＧｅ層をＳｉＧｅ歪緩和層に成長させることで、応力と転位密度が制御されたチャンネル層を製造できる。Ｇｅ容量を最大１００％にできるＳｉＧｅ基板の例は、Ｓｉ基板の最上部にあるグレーデッド組成のＳｉＧｅ層上に位置する均一組成の歪緩和ＳｉＧｅ層と、Ｓｉ基板と直に接している均一組成の歪緩和ＳｉＧｅ層と、Ｓｉ基板に隣接し、ＳｉＯ2などの絶縁層上に位置する均一組成の歪緩和ＳｉＧｅ層と、を含む。
【００７５】
ここで説明した内容の変形、修正、および他の具体化方法は、当業者によって、請求項に記載された本発明の精神および範囲からそれることなく遂行される。したがって、本発明は、前述した実例の説明によって規定されるのではなく、添付の請求項の精神および範囲によって規定されるものである。
【図面の簡単な説明】
【００７６】
【図１】半導体ベースデバイスの一実施形態の一部を示す断面図である。
【図２Ａ】図１の実施形態で例示したＮＭＯＳ構成部品の例に対応する電子の動作を示す帯線図である。
【図２Ｂ】図１の実施形態で例示したＰＭＯＳ構成部品の例に対応する正孔の動作を示す帯線図である。
【図３】本発明の原理に従って、デバイス内に組み込めるトランジスタの実施形態を示す断面図である。
【図４】ＰＭＯＳトランジスタとＮＭＯＳトランジスタを含むデバイスの実施形態を示す断面図である。
【図５】インバータ段階遅延をゲート長データの関数として、７つのインバータ例に関連付けて示すグラフである。

Claims (30)

  1. 半導体ベースのデバイスであって、
    チャンネル層を含み、
    前記チャンネル層が、
    少なくとも１つのｐチャンネル型構成部品について、正孔伝導の少なくとも一部を担う末端層と、
    少なくとも１つのｎチャンネル型構成部品について、電子伝導の少なくとも一部を担う基部層であって、該基部層は、前記末端層と接触し、該基部層から前記末端層への効果的な正孔波動関数の拡張を可能にする厚さを持つことで、正孔伝導を前記末端層によって促進する基部層と、を含むことを特徴とする半導体ベースのデバイス。
  2. 請求項１に記載のデバイスであって、前記基部層が引張歪を有することを特徴とするデバイス。
  3. 請求項１に記載のデバイスであって、前記少なくとも１つのｐチャンネル型構成部品がｐチャンネル型トランジスタを含み、前記少なくとも１つのｎチャンネル型構成部品がｎチャンネル型トランジスタを含むことを特徴とするデバイス。
  4. 請求項３に記載のデバイスであって、前記ｎチャンネル型トランジスタと前記ｐチャンネル型トランジスタとは、インバータに関連付けられることを特徴とするデバイス。
  5. 請求項４に記載のデバイスであって、前記ｎチャンネル型トランジスタのゲート幅が、前記ｐチャンネル型トランジスタのゲート幅とほぼ等しいことを特徴とするデバイス。
  6. 請求項４に記載のデバイスであって、前記ｎチャンネル型トランジスタのゲート長が、前記ｐチャンネル型トランジスタのゲート長とほぼ等しいことを特徴とするデバイス。
  7. 請求項４に記載のデバイスであって、前記ｐチャンネル型トランジスタの正孔移動度が、前記ｎチャンネル型トランジスタの電子移動度とほぼ等しいことを特徴とするデバイス。
  8. 請求項１に記載のデバイスであって、前記基部層の厚さは、前記ｐチャンネル型構成部品である場合の方が、前記ｎチャンネル型構成部品である場合よりも少ないことを特徴とするデバイス。
  9. 請求項８に記載のデバイスであって、前記基部層は、前記ｐチャンネル型構成部品である場合にゼロの厚さを持つことを特徴とするデバイス。
  10. 請求項１に記載のデバイスであって、前記基部層が実質的にシリコンから成り、該基部層の厚さは、約４ｎｍから約１０ｎｍの範囲内にあることを特徴とするデバイス。
  11. 請求項１０に記載のデバイスであって、前記基部層の厚さが約５ｎｍであることを特徴とするデバイス。
  12. 請求項１０に記載のデバイスであって、前記末端層の厚さが、約５ｎｍ〜約１８ｎｍの範囲内にあることを特徴とするデバイス。
  13. 請求項１に記載のデバイスであって、前記基部層は、少なくとも１つのｎチャンネル型構成部品について、ほぼ全ての電子電流を担うことを特徴とするデバイス。
  14. 請求項１に記載のデバイスであって、前記末端層は、少なくとも１つのｎチャンネル型構成部品について、電子電流の少なくとも一部を援助することを特徴とするデバイス。
  15. 請求項１４に記載のデバイスであって、前記基部層の厚さが、約５ｎｍよりも少ないことを特徴とするデバイス。
  16. 請求項１に記載のデバイスであって、更に、前記基部層と接する誘電体層を含み、前記基部層が、該誘電体層と前記末端層の間に配置されることを特徴とするデバイス。
  17. 請求項１に記載のデバイスであって、前記基部層が基本的にシリコンから成り、前記末端層が基本的にゲルマニウムから成ることを特徴とするデバイス。
  18. 請求項１７に記載のデバイスであって、更に、前記末端層と接する応力緩和ＳｉＧｅ層を含み、該応力緩和ＳｉＧｅ層が、約６０原子濃度から約８５原子濃度の範囲内のゲルマニウム濃度を持つことを特徴とするデバイス。
  19. 請求項１８に記載のデバイスであって、前記基部層は、少なくとも部分的に応力緩和であることを特徴とするデバイス。
  20. 請求項１に記載のデバイスであって、前記基部層が基本的にシリコンから成り、前記末端層が基本的にシリコンとゲルマニウムとから成ることを特徴とするデバイス。
  21. 請求項２０に記載のデバイスであって、更に、前記末端層と接する応力緩和ＳｉＧｅ層を含み、該応力緩和ＳｉＧｅ層が、約３０原子濃度から約５０原子濃度の範囲内のゲルマニウム濃度を持ち、前記末端層が、約５５原子濃度から約８５原子濃度の範囲内のゲルマニウム濃度を持つことを特徴とするデバイス。
  22. 請求項２１に記載のデバイスであって、前記基部層は、実質上緩和されない引張応力を受けることを特徴とするデバイス。
  23. 請求項１に記載のデバイスであって、前記末端層は、圧縮応力を受けることを特徴とするデバイス。
  24. 請求項２３に記載のデバイスであって、更に、前記末端層と接する応力緩和ＳｉＧｅ層を含み、前記末端層は、該応力緩和ＳｉＧｅ層内のゲルマニウム濃度よりも高いゲルマニウム濃度を持つことを特徴とするデバイス。
  25. 半導体ベースのデバイスの製造方法であって、
    少なくとも１つのｐチャンネル型構成部品について、正孔伝導を支援するチャンネル層末端部分を設けるステップと、
    前記末端層と接し、前記基部部分から前記末端部分への効果的な正孔波動関数の拡張を可能にする厚さを持つことで、正孔伝導を前記末端部分によって促進するチャンネル層基部分を設けるステップと、
    を含むことを特徴とする製造方法。
  26. 請求項２５に記載の製造方法であって、前記基部部分を設けるステップは、前記少なくとも１つのｐチャンネル型構成部品の位置において該基部部分を薄層化し、正孔伝導の支援を強化するステップを含むことを特徴とする製造方法。
  27. 請求項２６に記載の製造方法であって、前記薄層化のステップは、前記少なくとも１つのｐチャンネル型構成部品の位置において前記基部部分の厚さを削減する一方で、少なくとも１つのｎチャンネル型構成部品の位置において前記厚さをほぼ変えずに残すステップを含むことを特徴とする製造方法。
  28. 請求項２５に記載の製造方法であって、更に、シリコンとゲルマニウムとから成る基板層を設けるステップを含み、前記基部部分が引張歪みシリコンを含み、前記末端部分が、圧縮歪みシリコンとゲルマニウムの少なくとも一方を含むことを特徴とする製造方法。
  29. 請求項２８に記載の製造方法であって、基部層の厚さは、約４ｎｍから１０ｎｍの範囲内にあることを特徴とする製造方法。
  30. 請求項２５に記載の製造方法であって、更に、少なくとも１つのｐチャンネル型構成部品を形成するステップと、少なくとも１つのｎチャンネル型構成部品を形成するステップと、を含み、前記少なくとも１つのｐチャンネル型構成部品と前記少なくとも１つのｎチャンネル型構成部品は、それぞれ、誘電体層と接するチャンネル層を有することを特徴とする製造方法。
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