JPWO2008123352A1 - 半導体装置 - Google Patents
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Abstract
【課題】 ゲルマニウムのような高移動度・高誘電率の材料がチャネルに使用されているＭＩＳＦＥＴを有する半導体装置において、短チャネル効果が抑制され、高駆動電流が得られる半導体装置を提供する。【解決手段】 ｐ型のシリコン基板の表面にｐ型ウェルを形成する。その上に、ｐ型シリコン基板より誘電率が高いシリコンゲルマニウム層を膜厚が３０ｎｍ以下となるように形成する。更に、その上にシリコンゲルマニウム層より誘電率が高いゲルマニウム層をエピタキシャル成長により膜厚が３乃至４０ｎｍとなるように形成する。このゲルマニウム層をチャネル領域とし、ゲート絶縁膜、ゲート電極、側壁絶縁膜、ｎ型不純物拡散領域及びシリサイド層を形成する。【選択図】 図１
Description
本発明は、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor：絶縁ゲート型電界効果トランジスタ）を有する半導体装置に関し、特にチャネルが誘電率の高い半導体で形成されている半導体装置に関する。
近年、ＭＩＳＦＥＴの高速化は、主にゲート長等の微細化により行われてきた。しかし、短ゲート化、即ちチャネル長が短くなると、いわゆる短チャネル効果と呼ばれるしきい値の低下及びサブスレッシュホールド領域の電流−電圧特性の傾きの指標であるＳ値の劣化（増加）等の現象が起こる。この短チャネル効果を抑制するために、チャネル領域の不純物濃度を高くするとキャリアの移動度が低下するため、移動度を高める技術が種々検討されている。
その一例として、以下に示すようなゲルマニウムを使用する技術が開示されている。ゲルマニウムは、キャリアの移動度がシリコンに比べて電子で約２．６倍、正孔で約４．２倍高いため、将来世代の技術として注目されている。
例えば、非特許文献１においては、図８に示すようにゲルマニウム基板１０１上にＭＩＳＦＥＴを形成することが開示されている。図８においては、ｐ型ゲルマニウム基板１０１の上部にｐ型ウェル１１２が形成され、その上にゲート絶縁膜１０６及びゲート電極１０７が形成されている。ｎ型不純物拡散領域１０９は、ｐ型ウェル１１２にｎ型の不純物を拡散させることにより形成されてソース・ドレインを構成しており、ｎ型不純物拡散領域１０９は、ゲート絶縁膜の両端と一部オーバーラップするように互いに離隔して設けられている。１０８は側壁絶縁膜である。
また、非特許文献２においては、図９に示すようにシリコン基板１０２上にゲルマニウム層１０３をエピタキシャル成長させチャネル領域を構成することが開示されている。図９において、ｐ型シリコン基板１０２の上部にｐ型ウェル１１２が形成されている。その上にゲルマニウム層１０３がエピタキシャル成長により形成され、更にその上に薄いシリコン層１０４の層が形成されている。ゲート絶縁膜１０６及びゲート電極１０７はシリコン層１０４の上に形成されている。１対のｎ型不純物拡散領域１０９は、ゲート絶縁膜の両端と一部オーバーラップするように互いに離隔して、ゲルマニウム層１０３及びシリコン層１０４の一部を含みｐ型ウェル１１２に形成されている。
H. Shang他、"High Mobility p-channel Germanium MOSFETs with a Thin Ge Oxynitride Gate Dielectric", IEDM Technical Digest, pp. 441-444, December 2002.
C. C. Yeo他、"Electron Mobility Enhancement Using Ultrathin Pure Ge on Si Substrate", IEEE Electron Device Letters, Vol. 26, No. 10, pp. 761-763, October 2005.
しかしながら、非特許文献１に開示されたＭＩＳＦＥＴは、ウェルの不純物濃度を同じとしたとき、シリコン基板上に形成されたＭＩＳＦＥＴよりも短チャネル効果が大きいという問題点がある。短チャネル効果は、ソース及びドレインからチャネル方向に延びる空乏層により起こり、ゲート長が短いデバイスではその影響が大きい。空乏層の長さはチャネル領域を構成する物質の誘電率の平方根に比例するが、ゲルマニウムの方がシリコンより誘電率が大きいため、空乏層が長く、従って短チャネル効果が大きい。そこで、短チャネル効果を抑制するためチャネルの不純物濃度を高めると、キャリアの移動度が低下してしまうという問題点もある。
また、非特許文献２に開示されたＭＩＳＦＥＴでは、ゲルマニウムの層が薄い。このような構造の場合に短チャネル効果が抑制され、シリコン基板に形成されたＭＩＳＦＥＴと同程度となることを、発明者は新たに見出した。しかしながら、非特許文献２のＭＩＳＦＥＴには以下に示すような問題点がある。ゲルマニウムは、シリコン基板上にエピタキシャル成長により形成されている。換言すれば、ゲルマニウムは基板に平行な方向の格子間隔が格子定数の異なるシリコンと同じ間隔で成長しているため、ゲルマニウムには圧縮歪みが印加されている。このゲルマニウムに転位が導入されない膜厚は、臨界膜厚と呼ばれ、非特許文献２のＭＩＳＦＥＴの条件では約２ｎｍ以下である。一方、キャリアが分布している範囲はゲート絶縁膜との界面から約３ｎｍであるため、キャリアはゲルマニウムよりキャリアの移動度が低いシリコン層も走行することとなる。このため、ゲルマニウムのみをキャリアが走行する場合に比べて、ゲート電極オン時の電流（駆動電流）が低下してしまうという問題点がある。
本発明は、ゲルマニウムのような高移動度・高誘電率の材料がチャネルに使用されているＭＩＳＦＥＴを有する半導体装置において、短チャネル効果が抑制され、高駆動電流が得られる半導体装置を提供することを目的とする。
前記目的を達成するため、本発明に係る半導体装置は、誘電率が異なっている２以上の半導体層を含む半導体領域と、前記半導体領域を被覆するゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極とを基板上に有し、
前記半導体層のうちチャネル領域を形成する半導体層の膜厚を規定することにより、前記チャネル領域を流れる駆動電流を低下させずに短チャネル効果を抑制した構造を有することを特徴とするものである。
前記半導体層のうちチャネル領域を形成する半導体層の膜厚を規定することにより、前記チャネル領域を流れる駆動電流を低下させずに短チャネル効果を抑制した構造を有することを特徴とするものである。
本発明によれば、ゲルマニウムのような高移動度・高誘電率の材料がチャネルに使用されているＭＩＳＦＥＴを有する半導体装置において、短チャネル効果が抑制され、高駆動電流が得られる半導体装置を提供することができる。
以下、本発明の実施形態について添付の図面を参照して具体的に説明する。先ず、本発明の第１の実施形態について説明する。図１は、本第１実施形態に係る半導体装置を示す断面図である。
図１に示すように、ｐ型のシリコン基板１の表面にｐ型ウェル１２が形成されている。その上に、ｐ型ウェル１２の側から順にシリコンゲルマニウム層２及びゲルマニウム層３が形成されている。シリコンゲルマニウム層２のゲルマニウム含有率は、２０乃至８０％である。また、シリコンゲルマニウム層２及びゲルマニウム層３の好ましい膜厚は、夫々３０ｎｍ以下及び３乃至４０ｎｍである。なお、シリコンゲルマニウム層２及びゲルマニウム層３は、ＣＶＤ（Chemical Vapor Deposition：化学的気相成長）法又はＭＢＥ（Molecular Beam Epitaxy：分子線エピタキシー）法により形成される。
１対のｎ型不純物拡散領域９は、ｐ型ウェル１２、シリコンゲルマニウム層２及びゲルマニウム層３からなる半導体領域２０の一部に不純物を拡散させることにより、互いに離隔して形成されている。この１対のｎ型不純物拡散領域９は、ＭＩＳＦＥＴのソース・ドレインを構成する。また、ｎ型不純物拡散領域９により挟まれたゲルマニウム層３がチャネル領域を形成している。ゲート絶縁膜６は、ソースとドレインとの間のチャネル領域を覆うように形成されており、その上にはゲート電極７が形成されている。ゲート絶縁膜６及びゲート電極７の周囲には側壁絶縁膜８が形成されている。また、ゲルマニウム層３及びゲート電極７の表面にはシリサイド化反応によりシリサイド層１３が形成されている。なお、実際には各ＭＩＳＦＥＴを素子分離するためのシャロートレンチ等の素子分離領域、ＭＩＳＦＥＴ全体を覆うシリコン酸化膜等の層間絶縁膜、及び各ＭＩＳＦＥＴと他の素子等とを電気的に接続するための配線等が形成されるが、図示は省略する。
以下、本実施形態においてゲルマニウム層の膜厚を３乃至４０ｎｍとした理由について説明する。一般に、ＭＩＳＦＥＴのチャネル領域を構成するためにゲルマニウム層を形成する場合には、シリコン基板上にゲルマニウムをエピタキシャル成長させる。この際、シリコンとゲルマニウムの格子定数が異なることにより、ゲルマニウム層には圧縮歪みが印加される。ゲルマニウム層の膜厚が大きくなると、ゲルマニウム層内に転位が導入され、リーク電流の増大等ＭＩＳＦＥＴの性能に悪影響を及ぼす。このため、ゲルマニウム層の膜厚を転位が導入されない膜厚で形成する必要があり、この臨界膜厚は約２ｎｍである。これに対して、ＭＩＳＦＥＴのチャネル領域において、キャリアは主にゲート絶縁膜の下の約３ｎｍの範囲に分布している。従って、キャリアはゲルマニウムよりも移動度が低いシリコン層も走行することとなるため、これが駆動電流の低下の原因となる。
ここで、「J. Nakatsuru他、"Growth of high quality Ge epitaxial layer on Si(100) substrate using ultra thin Si0.5Ge0.5 buffer", MRS Fall Meeting Abstracts EE7.24, pp. 758-763, 2005」に次のことが報告されている。上記文献において、著者等はシリコン層上に形成された中間層であるシリコンゲルマニウム層の上にゲルマニウムをエピタキシャル成長させた。その結果、シリコンゲルマニウム層に転位が導入され上層のゲルマニウム層は緩和するが、転位の大半はゲルマニウム層とシリコンゲルマニウム層との界面付近に留まり、緩和したゲルマニウム層の表面まで伝搬しなかったという実験結果が得られている。
上記文献から、シリコンゲルマニウム層の上にゲルマニウム層をエピタキシャル成長により形成することで、任意の膜厚のゲルマニウム層を形成できることが分かる。
ところで、短チャネルデバイスの場合、ソースおよびドレインからチャネル方向に延びる空乏層により、いわゆる短チャネル効果が発生する。この短チャネル効果は、上述したようにしきい値の低下及びＳ値の劣化（増加）等をいう。チャネル領域内の空乏層の長さは誘電率の平方根に比例するため、誘電率が高い物質は短チャネル効果が大きい。ここで、ゲルマニウム及びシリコンの比誘電率は、夫々１６及び１１．９であり、シリコンゲルマニウムの比誘電率は両者の中間の値である。このため、シリコンよりもチャネルの移動度が高いゲルマニウムを使用しても、短チャネル効果によりＭＩＳＦＥＴの性能向上に効果的でない場合もある。
一方、発明者は、図１の構造においてゲルマニウムの膜厚を薄くすると短チャネル効果の抑制に効果的であることを見出した。図２は、図１に示すＭＩＳＦＥＴにおいて、横軸にゲルマニウム膜厚をとり、縦軸にＳ値をとって、短チャネル効果の抑制についてのゲルマニウム層の膜厚による効果を示すグラフ図である。なお、Ｓ値の測定に際しての条件は、ゲート長が４０ｎｍ、ゲート絶縁膜の酸化膜換算の膜厚が１ｎｍ、ウェル濃度が２Ｅ１８ｃｍ−３、及びドレイン電圧が１Ｖである。また、シリコンゲルマニウム層は、膜厚が５ｎｍで一定であり、ゲルマニウム含有率が５０％である。
図２において、図８に示すＭＩＳＦＥＴについて測定したＳ値は１０１ｍＶ／ｄｅｃ．であり、これと本実施形態のＭＩＳＦＥＴについて測定したＳ値とを比較する。図２に示すように、本実施形態においては、ゲルマニウム層の膜厚が４０ｎｍ以下になると、図８に示すＭＩＳＦＥＴの場合と比べてＳ値が低下していることが分かる。特に、ゲルマニウム層の膜厚が２０ｎｍ以下ではＳ値は９５ｍＶ／ｄｅｃ．以下となり、より好適である。
また、上述のようにゲルマニウム層の最小の膜厚は、駆動電流に寄与するキャリアの分布範囲から約３ｎｍである。これより膜厚が薄いと、ゲルマニウムよりもキャリアの移動度が低いシリコンゲルマニウム層においてもキャリアが走行するため、ゲルマニウム層のみをキャリアが走行する場合に比べて、駆動電流が低下してしまうこととなる。以上説明したように、誘電率が高いゲルマニウム層３をゲート絶縁膜６の下に形成し、その膜厚を３乃至４０ｎｍとすることにより、短チャネル効果を抑制しつつ、高い駆動電流のＭＩＳＦＥＴを得ることができる。
次に、シリコンゲルマニウム層２の膜厚を３０ｎｍ以下とした理由について説明する。図３は、図１に示すＭＩＳＦＥＴにおいて、横軸にシリコンゲルマニウム層の膜厚をとり、縦軸にＳ値をとって、短チャネル効果の抑制についてのシリコンゲルマニウム層の膜厚の効果を示すグラフ図である。なお、Ｓ値の測定に際しての条件は、シリコンゲルマニウム層のゲルマニウム含有率が５０％、ゲート長が４０ｎｍ、ゲート絶縁膜の酸化膜換算の膜厚が１ｎｍ、ウェル濃度が２Ｅ１８ｃｍ−３、及びドレイン電圧が１Ｖである。また、シリコンゲルマニウム層上にエピタキシャル形成されたゲルマニウム層の膜厚は５ｎｍで一定である。
図３において、Ｓ値の比較対象は図２と同様に図８に示すＭＩＳＦＥＴについて測定した１０１ｍＶ／ｄｅｃ．である。図３に示すように、本実施形態においては、シリコンゲルマニウム層の膜厚が６０ｎｍ以下では、Ｓ値が９７ｍＶ／ｄｅｃ．以下に改善していることが分かる。このことから、キャリアが主に走行するゲルマニウム層より下の層もＳ値、即ち短チャネル効果に寄与していることが分かる。また、シリコンゲルマニウム層の膜厚が３０ｎｍ以下になると、より好ましいＳ値が得られることが分かる。以上により、図１において、シリコンゲルマニウム層２の膜厚は３０ｎｍ以下とするのが好適である。なお、図３におけるシリコンゲルマニウム層のゲルマニウム含有量は代表的な５０％であるが、本実施形態のゲルマニウム含有量２０乃至８０％の範囲内においても略同様の傾向と考えられる。
本実施形態においては、ゲルマニウム層３の下に誘電率がゲルマニウムよりも低くシリコンよりも高いシリコンゲルマニウム層２を形成することで、上述のようにゲルマニウム層３の臨界膜厚を大きくすることができる。また、その膜厚を規定することで、短チャネル効果を更に効果的に抑制することができる。このため、キャリアの移動度が高いゲルマニウム層を有効に活用することができ、駆動電流が高いＭＩＳＦＥＴを得ることができる。
なお、上述の本実施の形態においては、ゲート絶縁膜６に接する半導体をゲルマニウムとしたが、本発明はこれに限定されるものではない。本発明の趣旨は、基板側から順に誘電率が大きくなる３つの半導体層を構成し、かつチャネル領域を構成する半導体層の膜厚を規定することにより、駆動電流を低下させることなく短チャネル効果を抑制する効果を得ることにある。従って、ゲート絶縁膜６に接する半導体層は、中間層である第１のシリコンゲルマニウム層２よりもゲルマニウム含有率が大きい第２のシリコンゲルマニウムとしてもよい。また、誘電率が上記順を満たせば、シリコン、シリコンゲルマニウム及びゲルマニウムの組合せに限定されない。
また、上述の本実施の形態においては、基板をシリコン基板１としたが、本発明はこれに限定されるものではない。例えば、基板をシリコンの下にシリコン酸化膜等の絶縁膜が形成されたＳＯＩ（Silicon on Insulator）基板構造としてもよい。
更に、上述の本実施の形態においては、ｎ型ＭＩＳＦＥＴについて説明したが、本発明はｎ型に限定するものではなく、ｐ型ＭＩＳＦＥＴに適用することも可能である。
更にまた、シリコンゲルマニウム及びゲルマニウムの不純物濃度は、エピタキシャル成長時にドーパントを含むガスを加えることで任意の値にでき、加えないノンドープとすることもできる。
更にまた、シリコンゲルマニウム２及びゲルマニウム３に、シリコン及びゲルマニウムよりも原子半径が小さい炭素を添加することにより、歪み量を調整し、結晶性及び電気特性等の向上を図ることも適宜用いることができる。
次に、本発明の第２の実施形態について説明する。図４は、本第２実施形態に係る半導体装置を示す断面図である。なお、図４について以下に示す事項以外は第１の実施形態と同様であるので、図４において、図１と同一構成物には同一符号を付してその詳細な説明は省略する。
本実施形態の半導体装置は、ゲート絶縁膜及びゲート電極がダマシンゲート構造を有するＭＩＳＦＥＴとして構成されている。図４に示すように、１対のｎ型不純物拡散領域９の間のみに、ｐ型シリコン基板１の側から順にシリコンゲルマニウム層２１及びゲルマニウム層３１が形成されている。ここに、シリコンゲルマニウム層２１及びゲルマニウム層３１が、誘電率が異なっている２以上の半導体層を有する半導体領域を構成している。図４では、ｎ型不純物拡散領域９が、前記半導体領域（シリコンゲルマニウム層２１及びゲルマニウム層３１）の外部にあってチャネル領域を形成する半導体層（ゲルマニウム層３１）に接して形成してある。ゲルマニウム層３１の上には、ゲート絶縁膜６１及びゲート電極７１が形成されている。上記以外は図１に示すＭＩＳＦＥＴと同様である。なお、図４において素子分離領域等は図示していない。８１はシリコン酸化膜である。
本実施形態においても、ゲート絶縁膜６１の下のチャネル領域に誘電率の高い順にゲルマニウム層、シリコンゲルマニウム層及びシリコン層を形成することで、短チャネル効果を抑制する効果を有することは前述の第１の実施形態と同様である。また、本実施形態のＭＩＳＦＥＴはダマシンゲート構造とすることで、後述の製造方法で説明するような利点を有している。
以下に、図４に示す本実施形態の半導体装置の製造方法について説明する。図５（ａ）乃至（ｃ）及び図４は、本実施形態に係る半導体装置の製造方法をその工程順に示す断面図である。
図５（ａ）に示すようにｐ型シリコン基板１上にｐ型ウェル１２、ゲート絶縁膜６２、ｎ型不純物拡散領域９、ダミーゲート電極７２及び側壁絶縁膜８により構成されるＭＩＳＦＥＴを公知の手法により形成する。ダミーゲート電極７２としては、ポリシリコン等が用いられる。その後、ＭＩＳＦＥＴを覆うようにシリコン酸化膜８１を形成する。
次に、図５（ｂ）に示すようにＣＭＰ（Chemical Mechanical Polishing：化学的機械的研磨）で上部を平坦化してダミーゲート７２の表面を露出させる。
次に、図５（ｃ）に示すようにダミーゲート７２、ゲート絶縁膜６２及びシリコン基板１を異方性エッチングする。次に、エッチングを行った領域にシリコンゲルマニウム層２１、ゲルマニウム層３１を上記の順で選択エピタキシャル成長させることにより形成する。その後、ゲート絶縁膜６１及びゲート電極７１を公知の手法で形成することにより、図４に示す半導体装置が得られる。なお、図示していないが素子分離領域を形成する工程は、ゲルマニウム層３１及びシリコンゲルマニウム層２１を形成する工程の前又は後のいずれでもよい。
ｎ型不純物拡散領域９は、一般に不純物のイオン注入と高温の熱処理とを行うことで形成される。この熱処理の影響により、ゲート絶縁膜にゲルマニウムが拡散し、ゲート絶縁膜等の特性の劣化が生じることがある。本実施形態での製造方法においては、ｎ型不純物拡散領域９を形成した後にダミーゲート電極７２及びゲート絶縁膜６２をエッチングで除去し、その後シリコンゲルマニウム層２１、ゲルマニウム層３１及びゲート絶縁膜６１を形成する。このように、ゲルマニウム層３１が高温の熱処理の影響を受けないため、ゲルマニウム層３１からゲルマニウムがゲート絶縁膜６１に拡散するのを抑制することができ、ゲート絶縁膜６１及びゲート絶縁膜６１とゲルマニウム層３１との界面の特性の劣化を防ぐことができる。
次に、本発明の第３の実施形態について説明する。図６は、本第３実施形態に係る半導体装置を示す断面図である。なお、図６について以下に示す事項以外は第１又は第２の実施形態と同様であるので、図６において、図１又は図４と同一構成物には同一符号を付してその詳細な説明は省略する。
本実施形態の半導体装置は、ゲート絶縁膜６３とゲルマニウム層３１との間にシリコン層４１が形成されている点を除いて、前述の第２の実施形態と同様である。このような構造とすることで、ゲート絶縁膜６３としてシリコン層４１と良好な界面特性を有するシリコン酸化膜等を用いることができる。
ここで、チャネル領域における反転層のキャリア濃度は、ゲート絶縁膜６３とシリコン層４１との界面から約２ｎｍの深さをピークとして分布している。従って、移動度が高いゲルマニウム層３１の特性を有効に利用するためには、シリコン層４１の膜厚はキャリア濃度のピーク深さより薄くする必要があり、また極力薄くすべきである。一方、シリコン層４１の膜厚は、製造工程中にゲルマニウム層３１がゲート絶縁膜６３への拡散の影響を及ぼさない程度に厚くする必要がある。本実施形態においては、前述の第２の実施形態と同様にゲルマニウム層３１がｎ型不純物拡散領域９形成時の高温熱処理の影響を受けない。これにより、ゲルマニウム層３１からゲート絶縁膜６３へのゲルマニウムの拡散が抑制されるため、シリコン層４１の膜厚を小さくすることができる。
次に、本発明の第４の実施形態について説明する。図７は、本第４実施形態に係る半導体装置を示す断面図である。なお、図７について以下に示す事項以外は第１の実施形態と同様であるので、図４において、図１と同一構成物には同一符号を付してその詳細な説明は省略する。
本実施形態の半導体装置においては、図７に示すように、シリコンゲルマニウム層２２及びゲルマニウム層３２が、互いに離隔して形成されている１対のｎ型不純物領域９２の間に夫々形成されている。ｎ型不純物領域９２としては、例えばシリコンゲルマニウム又はシリコンカーバイドが用いられる。シリサイド層１３は、ｎ型不純物領域９２及びゲート電極７の表面に形成されている。上記以外の構成は、図１に示す第１の実施形態と同様である。
以下、本実施形態の半導体装置の製造方法について説明する。図７において、ｐ型シリコン基板１の表面にｐ型ウェルを形成後、このｐ型ウェル上の全面にシリコンゲルマニウム層及びゲルマニウム層を上記の順でエピタキシャル成長させる。次にゲート絶縁膜６、ゲート電極７を形成した後、上記のｐ型ウェル、シリコンゲルマニウム層及びゲルマニウム層に対してｎ型不純物領域９２が形成される部分をエッチングにより加工する。これにより、ｐ型ウェル１２、シリコンゲルマニウム層２２及びゲルマニウム層３２が形成される。次に、この加工部に例えばシリコンゲルマニウムをエピタキシャル成長させることにより、ｎ型不純物領域９２を形成する。その後、側壁絶縁膜８及びシリサイド層１３を公知の手法で形成することにより、図７に示す半導体装置が得られる。
本実施形態においては、チャネルが形成されるゲルマニウム層３２と格子定数が異なる材料からなるｎ型不純物領域９２をｐ型ウェル１２上にエピタキシャル成長させることにより、チャネルに歪みが印加される。これにより、キャリアの移動度が高くなるため、半導体装置の性能を向上させることができる。
本発明の他の実施形態に係る半導体装置は、第１乃至第３の積層された半導体層と、少なくとも前記第１の半導体層に、互いに離隔して形成された１対の高濃度不純物領域と、この１対の高濃度不純物領域の間の前記第１の半導体層の表面を覆うように形成されたゲート絶縁膜と、このゲート絶縁膜上に形成されたゲート電極と、を有し、前記第２の半導体層は、誘電率が前記第３の半導体層の誘電率よりも高く、前記第１の半導体層は、誘電率が前記第２の半導体層の誘電率よりも高く、膜厚が３乃至４０ｎｍである構成としてもよいものである。
本発明に係る他の半導体装置は、第１乃至第３の積層された半導体層と、少なくとも前記第１の半導体層に接し、互いに離隔して形成された１対の高濃度不純物領域と、この１対の高濃度不純物領域の間の前記第１の半導体層の表面を覆うように形成されたゲート絶縁膜と、このゲート絶縁膜上に形成されたゲート電極と、を有し、前記第２の半導体層は、誘電率が前記第３の半導体層の誘電率よりも高く、前記第１の半導体層は、誘電率が前記第２の半導体層の誘電率よりも高く、膜厚が３乃至４０ｎｍである構成としてもよいものである。
本発明の他の実施形態においては、誘電率の高い第１の半導体層の下に、第１の半導体層よりも誘電率の低い第２及び第３の半導体層を形成しているので、短チャネル効果を抑制することができるとともに、第２の半導体層を形成することで、転位の導入されない任意の膜厚の第１の半導体層を形成することができる。そのため、キャリアの移動度が高い第１の半導体層を有効に利用することができ、高駆動電流を得ることができる。また、特に、第１の半導体層の膜厚を３乃至４０ｎｍとすることで、誘電率が高い第１の半導体層をチャネル領域に用いつつ、短チャネル効果を効果的に抑制することができる。
この場合に、前記第２の半導体層は、膜厚が３０ｎｍ以下であるように構成することができる。これにより、更に短チャネル効果を抑制する効果を高めることができる。
また、前記第１乃至第３の半導体層は、夫々ゲルマニウム、シリコンゲルマニウム及びシリコンを主成分としてもよく、第１のシリコンゲルマニウム、この第１のシリコンゲルマニウムよりもゲルマニウムの濃度が低い第２のシリコンゲルマニウム及びシリコンを主成分としてもよい。この場合に、ゲルマニウムを主成分とする前記第１の半導体層は、エピタキシャル成長法により形成することができる。
更にまた、前記第１の半導体層と前記ゲート絶縁膜との間に、第４の半導体層が形成されていてもよい。この場合に、前記第４の半導体層は、シリコンを主成分とすることができる。これにより、ゲート絶縁膜としてシリコンと良好な界面特性を有するシリコン酸化膜等を用いることができる。
更にまた、前記ゲート絶縁膜及び前記ゲート電極は、ダマシンゲート構造を有するように構成することができる。これにより、不純物拡散層を形成する際の高温の熱処理の影響で第１の半導体層に含まれるゲルマニウムがゲート絶縁膜に拡散することを防止することができる。
更にまた、前記第１乃至第３の半導体層が、ＳＯＩ基板の上に形成されていてもよい。また、前記第１及び第２の半導体層の少なくともいずれか一方は、炭素を含有していてもよい。
更にまた、前記１対の高濃度不純物領域は、エピタキシャル成長させることにより形成されていてもよい。この場合に、前記不純物層は、シリコンゲルマニウム又はシリコンカーバイドを主成分とすることができる。このように、チャネルを形成する材料と格子定数が異なる材料をエピタキシャル成長させることにより、チャネルに歪みが印加される。これにより、キャリアの移動度が高くなるため、半導体装置の性能を向上させることができる。
以上、実施形態（及び実施例）を参照して本願発明を説明したが、本願発明は上記実施形態（及び実施例）に限定されるものではない。本願発明の構成や詳細には、本願発明のスコープ内で当業者が理解し得る様々な変更をすることができる。
この出願は２００７年３月２８日に出願された日本出願特願２００７−０８５９９２を基礎とする優先権を主張し、その開示の全てをここに取り込む。
１、１０２；ｐ型シリコン基板
１０１；ｐ型ゲルマニウム基板
１２、１１２；ｐ型ウェル
２、２１、２２；シリコンゲルマニウム層
３、３１、３２、１０３；ゲルマニウム層
４１、１０４；シリコン層
６、６１、６２、６３、１０６；ゲート絶縁膜
７、７１、７３、１０７；ゲート電極
８、１０８；側壁絶縁膜
９、１０９；ｎ型不純物拡散領域
１３；シリサイド層
２０；半導体領域
７２；ダミーゲート電極
８１；シリコン酸化膜
９２；ｎ型不純物領域
１０１；ｐ型ゲルマニウム基板
１２、１１２；ｐ型ウェル
２、２１、２２；シリコンゲルマニウム層
３、３１、３２、１０３；ゲルマニウム層
４１、１０４；シリコン層
６、６１、６２、６３、１０６；ゲート絶縁膜
７、７１、７３、１０７；ゲート電極
８、１０８；側壁絶縁膜
９、１０９；ｎ型不純物拡散領域
１３；シリサイド層
２０；半導体領域
７２；ダミーゲート電極
８１；シリコン酸化膜
９２；ｎ型不純物領域
Claims (19)
- 誘電率が異なっている２以上の半導体層を含む半導体領域と、
前記半導体領域を被覆するゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極とを基板上に有し、
前記半導体領域のうちチャネル領域を形成する半導体層の膜厚を規定することにより、前記チャネル領域を流れる駆動電流を低下させずに短チャネル効果を抑制した構造を有することを特徴とする半導体装置。 - 前記半導体領域の半導体層のうち前記チャネル領域を形成する半導体層に対応して、高濃度不純物領域が形成されている請求項１に記載の半導体装置。
- 前記高濃度不純物領域が、前記チャネル領域以外の前記半導体領域内に形成されている請求項２に記載の半導体装置。
- 前記高濃度不純物領域が、前記半導体領域外にあって前記チャネル領域を形成する半導体層に接して形成されている請求項２に記載の半導体装置。
- 前記半導体領域と前記ゲート絶縁膜との間に、別の半導体層が形成されている請求項１に記載の半導体装置。
- 前記別の半導体層は、シリコンを主成分とする請求項５に記載の半導体装置。
- 前記ゲート絶縁膜及び前記ゲート電極は、ダマシンゲート構造を有する請求項１に記載の半導体装置。
- 前記基板がＳＯＩ基板である請求項１に記載の半導体装置。
- 前記高濃度不純物領域が、エピタキシャル成長により形成されている請求項２、３又は４のいずれか一項に記載の半導体装置。
- 前記高濃度不純物層が、シリコンゲルマニウムを主成分とする請求項９に記載の半導体装置。
- 前記高濃度不純物層が、シリコンカーバイドを主成分とする請求項９に記載の半導体装置。
- 前記チャネル領域を形成する半導体層の膜厚が、３乃至４０ｎｍの範囲に規定されている請求項１に記載の半導体装置。
- 前記半導体層は、３層に積層され、かつ前記基板側から順に大きくなるように誘電率が設定され、
前記チャネル領域を形成する半導体層の誘電率が最大値に設定されている請求項１に記載の半導体装置。 - 前記チャネル領域を形成する半導体層がゲート絶縁膜と接する請求項１３に記載の半導体装置。
- 前記半導体層のうち、中間層に位置する半導体層は、膜厚が３０ｎｍ以下であることを特徴とする請求項１３に記載の半導体装置。
- 誘電率が最大の前記半導体層がゲルマニウムを主成分とし、中間層の前記半導体層がシリコンゲルマニウムを主成分とし、基板に一番近い前記半導体層がシリコンを主成分とする請求項１３に記載の半導体装置。
- 誘電率が最大の前記半導体層がシリコンゲルマニウムを主成分とし、中間層の前記半導体層が前記シリコンゲルマニウムよりゲルマニウム濃度の低いシリコンゲルマニウムを主成分とし、基板に一番近い前記半導体層がシリコンを主成分とする請求項１３に記載の半導体装置。
- シリコンゲルマニウムを主成分とする前記半導体層又はゲルマニウムを主成分とする前記半導体層は、エピタキシャル成長法により形成されている請求項１６又は１７に記載の半導体装置。
- 誘電率が最大の前記半導体層及び中間層の前記半導体層の少なくともいずれか一方は、炭素を含有する請求項１３に記載の半導体装置。
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