JP6613483B2 - 異なる歪み状態を有するトランジスタチャネルを含んだ半導体構造を製造するための方法、及び関連する半導体構造 - Google Patents

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[0001]本開示の諸実施形態は、半導体基板上の共通の層において異なる応力状態を有する、ｎ型金属−酸化膜−半導体（ＮＭＯＳ）電界効果トランジスタ及びｐ型金属−酸化膜−半導体（ＰＭＯＳ）電界効果トランジスタを製造するために使用され得る方法、並びにそのような方法を使用して製造される半導体構造及びデバイスに関する。
[0002]マイクロプロセッサ及びメモリデバイスなどの半導体デバイスは、その集積回路の基本的な主要動作構造として、ソリッドステートトランジスタを使用する。半導体構造及びデバイスに通常使用されるトランジスタの１つのタイプが、電界効果トランジスタ（ＦＥＴ）であり、一般的にソース端子、ドレイン端子、及び１つ又は複数のゲート端子を含む。ソース端子とドレイン端子との間に、半導体チャネル領域が広がる。ソース端子とゲート端子との間に、１つ又は複数のｐｎ接合部が定められる。ゲート端子は、チャネル領域の少なくとも一部に隣接して位置し、チャネル領域の導電性は、電界の存在によって変えられる。したがって、ゲート端子に電圧を印加することによって、チャネル領域内に電界がもたらされる。したがって、たとえば、電流は、ゲート端子に電圧が印加されるとき、チャネル領域を通ってソース端子からドレイン端子へトランジスタを流れる可能性があるが、ゲート端子への印加電圧がないと、ソース端子からドレイン端子へトランジスタを流れる可能性はない。
[0003]近年、「フィン」と呼ばれる個別の、細長いチャネル構造を使用する電界効果トランジスタ（ＦＥＴ）が開発された。このようなトランジスタは、当技術分野ではしばしば「フィンＦＥＴ」と呼ばれる。フィンＦＥＴの多くの異なる構成が、当技術分野において提案されている。
[0004]細長いチャネル構造又はフィンＦＥＴのフィンは、ｎ型又はｐ型のどちらかにドーピングされることが可能である半導体材料を含む。また、ｎ型半導体材料が引張応力の状態にあるとき、ｎ型ドーピングされた半導体材料の導電性は向上する可能性があり、ｐ型半導体材料が圧縮応力の状態にあるとき、ｐ型半導体材料の導電性は向上する可能性があることが実証されている。
[0005]この要約は、概念の選択を簡略化された形で紹介するために提供される。これらの概念は、以下の開示の例示的実施形態の詳細な説明においてさらに詳細に説明される。この要約は、特許請求する主題の主要な特徴又は本質的特徴を特定することを目的としておらず、さらに特許請求の範囲に記載する主題の範囲を限定するように使用されることも目的としていない。
[0006]いくつかの実施形態では、本開示は、半導体構造を製造する方法を含む。ベース基板と、ベース基板の表面の上の埋め込み酸化層と、ベース基板と反対側の埋め込み酸化層の上の歪半導体層とを含む多層基板が準備される。歪半導体層は、結晶質半導体材料を備える。この方法は、歪半導体層の第１の領域にイオンを注入することなく歪半導体層の第２の領域にイオンを注入することと、歪半導体層の第２の領域が非晶質領域及び下層の結晶質領域を有するように、歪半導体層の第２の領域における結晶質半導体材料の一部を非晶質材料に変質させることとをさらに含む。非晶質領域は、歪半導体層の第２の領域のある部分から歪半導体層の別の部分へ元素が拡散されて、歪半導体層の第２の領域の別の部分における拡散された元素の濃度を高め、再結晶化され、歪半導体層の第２の領域が、歪半導体層の第１の領域の歪状態とは異なる歪状態となるように、歪半導体層の第２の領域の歪状態を変える。それぞれが半導体層の第１の領域の一部を含んだ第１の複数のトランジスタチャネル構造が形成され、それぞれが半導体層の第２の領域の一部を含んだ第２の複数のトランジスタチャネル構造が形成される。
[0007]追加の実施形態において、本開示は、本明細書に開示する方法によって製造されることが可能である半導体構造を含む。たとえば、いくつかの実施形態において、本開示は、ベース基板と、ベース基板の表面の上の埋め込み酸化層と、ベース基板と反対側の共通の平面で埋め込み酸化層の上に配置された第１の複数のトランジスタチャネル構造及び第２の複数のトランジスタチャネル構造とを備えた、半導体構造を含む。第２の複数のトランジスタチャネル構造の各トランジスタチャネル構造が、２つ以上の元素を含んだ凝縮された（condensed）歪半導体層を備える。第１の複数のトランジスタチャネル構造の各トランジスタチャネル構造が、凝縮されていない（non-condensed）歪半導体層を備える。第２の複数のトランジスタチャネル構造のトランジスタチャネル構造は、第１の複数のトランジスタチャネル構造のトランジスタチャネル構造の結晶歪（crystallographic strain）とは異なる結晶歪を有する。
[0008]本明細書は、本発明の実施形態とみなされるものを詳細に指摘し、明確に特許請求する特許請求の範囲で締めくくるが、本開示の実施形態の利点は、添付の図面と併せて読まれるとき、開示の実施形態のいくつかの例の説明からより容易に確認されることがある。
本開示の諸実施形態に従って使用され得る歪半導体層を含んだ多層基板を示す、簡略化され、概略的に示された断面図である。 多層基板の一部の上にマスク層を付けた後の図１の基板を示し、多層基板のマスクされていない部分における歪半導体層へのイオンの注入を示す図である。 半導体層内に非晶質領域が形成されるようにイオンを注入した後の半導体層の一部を示している、図１及び図２の基板の一部の拡大図である。 図３と同様であって、非晶質領域を再結晶させた後の半導体層の一部を示す図である。 図３及び図４と同様であって、半導体層の表面から酸化層を取り除いた後の半導体層の一部を示す図である。 図３〜図５と同様であって、半導体層を厚くするために半導体層に追加の半導体材料をエピタキシャルに堆積した後の半導体層の一部を示す図である。 図３〜図６と同様であって、１つ又は複数の元素で半導体層の一領域を富化し、半導体層のその領域の歪状態を変えるために、ある領域から別の領域へ元素を拡散させた後の半導体層の一部を示す図である。 図１〜図７を参照して説明される方法を使用して製造され、基板上の埋め込み酸化層の上に異なる歪状態の領域を有する半導体層を含んだ絶縁体上半導体（ＳｅＯＩ：semiconductor-on-insulator）基板を備えた半導体構造を示す、簡略化され概略的に示された断面図である。 図８のＳｅＯＩ基板から製造されることが可能であり、第１の歪状態を有する半導体層の領域に形成された第１の複数のフィン構造と、異なる第２の歪状態を有する半導体層の領域に形成された第２の複数のフィン構造とを含んだ半導体構造を示す、簡略化され概略的に示された断面図である。 図８のＳｅＯＩ基板から製造されることが可能であり、異なる歪状態の領域間に形成される浅溝分離（shallow trench isolation）構造を含んだ別の半導体構造を示す、簡略化され概略的に示された断面図である。 本開示の諸実施形態に従って使用されることがある歪半導体層を含んだ、図１の多層基板と同様の別の多層基板を示す、簡略化され概略的に示された断面図である。 図１１の基板の歪半導体層から形成された複数のフィン構造を示す図である。 フィン構造の全部ではないが一部へのイオンの注入を示す図である。 フィン構造にイオンを注入し、フィン構造内に非晶質領域を形成した後のフィン構造のいくつかを示す、図１３の基板の一部の拡大図である。 図１４と同様であって、非晶質領域を再結晶化した後のフィン構造を示す図である。 図１４及び図１５と同様であって、１つ又は複数の元素でフィン構造の一領域を富化し、フィン構造の歪状態を変えるために、ある領域から別の領域へ元素を拡散させた後のフィン構造を示す図である。 フィンＦＥＴトランジスタの例示的構造を示す図である。
[0026]本明細書に提示する説明図は、いずれかの特定の半導体構造、デバイス、システム、又は方法の実際の図であることを意図されておらず、開示の諸実施形態を説明するために使用される理想的な図であるにすぎない。
[0027]本明細書において使用されるいかなる項目も、添付の特許請求の範囲及び法的同等物によって定義される本発明の諸実施形態の範囲を限定すると考えられるべきではない。いかなる特定の項目に記載される概念も、一般的に、明細書全体を通して他の項に適用可能である。
[0028]説明及び特許請求の範囲における第１及び第２という用語は、同様の要素を区別するために使用される。
[0029]本明細書で使用される場合、「フィン」及び「フィン構造」という用語は、長さ、幅、及び高さを有する半導体材料の、細長い、三次元の有限及び有界体積を意味し、ここではその長さはその幅よりも大きい。フィンの幅及び高さは、いくつかの実施形態ではフィンの長さに従って変動することがある。
[0030]半導体構造を製造するために使用されることが可能である方法、及びそのような方法を使用して製造されることが可能である半導体構造について、図を参照して以下に説明する。
[0031]図１を参照すると、ベース基板１０２と、ベース基板１０２の表面の上の埋め込み酸化（ＢＯＸ）層１０４と、ベース基板１０２と反対側の面でＢＯＸ層１０４の上の歪半導体層１０６とを含む多層基板１００を設けることができる。歪半導体層１０６は、歪シリコン層を備えることができ、多層基板１００は、絶縁体上歪シリコン（ＳＳＯＩ：strained silicon-on-insulator）基板を備えることができる。
[0032]ベース基板１０２は、たとえば半導体材料（たとえば、シリコン、炭化シリコン、ゲルマニウム、ＩＩＩ−Ｖ半導体材料など）、セラミック材料（たとえば、酸化シリコン、酸化アルミニウム、炭化シリコンなど）、又は金属材料（たとえば、モリブデンなど）のダイ若しくはウェハーを備えることができる。いくつかの実施形態では、ベース基板１０２は、単結晶又は多結晶の微細構造を有することがある。他の実施形態では、ベース基板１０２は、非晶質であることがある。ベース基板１０２は、たとえば、約４００μｍ〜約９００μｍまで（たとえば、約７５０μｍ）の範囲の厚さを有することができるが、より厚い又はより薄いベース基板１０３もまた使用できる。
[0033]ＢＯＸ層１０４などの、ベース基板１０２を覆う層は、たとえば、化学蒸着（ＣＶＤ）、原子層堆積（ＡＬＤ）、物理蒸着（ＰＬＤ）、気相エピタキシー（ＶＰＥ：vapor phase epitaxy）、分子線エピタキシー（ＭＥＢ：molecularbeam epitaxy）、及び熱酸化などの、いくつかの異なる工程のいずれかを使用してエピタキシャルに基板の上に堆積される、「成長させられる」、又はその他の場合は形成されることがある。さらなる実施形態においてこれらは、知られている工程を使用して別のドナー基板からベース基板１０２に転写されることがある。
[0034]限定ではなく、例として、多層基板１００は、スマートカット（ＳＭＡＲＴ−ＣＵＴ）（登録商標）工程のような、当技術分野で知られている工程を使用して形成されてもよく、スマートカット（登録商標）では、半導体材料の層が、ドナー構造から受取基板（すなわち、ベース基板）に転写されて、受取基板と転写された層の半導体層との間に酸化層（すなわち、ＢＯＸ層１０４）が配置されるようにする。スマートカット（登録商標）工程については、たとえば、Ｂｒｕｅｌへの米国特許第ＲＥ３９，４８４号（２００７年２月６日発行）、Ａｓｐａｒ他への米国特許第６，３０３，４６８号（２００１年１０月１６日発行）、Ａｓｐａｒ他への米国特許第６，３３５，２５８号（２００２年１月１日発行）、Ｍｏｒｉｃｅａｕ他への米国特許第６，７５６，２８６号（２００４年６月２９日発行）、Ａｓｐａｒ他への米国特許第６，８０９，０４４号（２００４年１０月２６日発行）、及びＡｓｐａｒ他への米国特許第６，９４６，３６５号（２００５年９月２０日）に記載されている。
[0035]ＢＯＸ層１０４は、たとえば、酸化物（たとえば、二酸化シリコン、酸化アルミニウム、酸化ハフニウムなど）、窒化物（たとえば、窒化シリコン）、酸窒化物（たとえば、酸窒化シリコン）、又はこのような誘電材料の組み合わせを備えることができる。ＢＯＸ層１０４は、結晶質又は非晶質であってもよい。ＢＯＸ層１０４は、たとえば、約１０ｎｍと約２００ｎｍとの間の平均層厚を有することができるが、より厚い又はより薄いＢＯＸ層１０４が本開示の諸実施形態に使用されることも可能である。
[0036]歪半導体層１０６は、引張歪シリコン（Ｓｉ）の層などの、歪（圧縮又は引張）結晶質半導体材料を備えることができる。他の実施形態では、歪半導体層１０６は、歪ゲルマニウム（Ｇｅ）、歪シリコンゲルマニウム（ＳｉＧｅ）、又は歪ＩＩＩ−Ｖ半導体材料を備えることができる。したがって、歪半導体材料１０６は、通常、平衡状態で自立したバルク形態の、それぞれの半導体材料の結晶構造によって示される、緩和された格子パラメータを上回る（引張歪）か、下回る（圧縮歪）かのいずれかである格子パラメータを示す結晶構造を有することができる。歪半導体層１０６は、約５０ｎｍ以下の、又はさらには約１０ｎｍ以下の平均層厚を有することができる。歪半導体層１０６は、歪半導体層１０６の臨界厚さを下回る平均層厚を有することができる。歪半導体層１０６が、ドナー基板からベース基板１０２に転写される歪シリコン層を備え、歪半導体層１０６を、層転写工程の前にドナー基板上のＳｉＧｅバッファ層でエピタキシャル成長させる諸実施形態では、歪シリコン層の臨界厚さは、ゲルマニウム濃度が増えると臨界厚さが減少し、ＳｉＧｅバッファ層におけるゲルマニウム濃度の関数とすることができる。歪半導体材料１０６のより厚い層もまた、本開示の諸実施形態に使用されることがある。歪半導体層１０６は、ベース基板１０２への転写後に、たとえば、Ｔｈｅａｎ他、「Ｕｎｉａｘｉａｌ−Ｂｉａｘｉａｌ Ｓｔｒｅｓｓ Ｈｙｂｒｉｄｉｚａｔｉｏｎ ｆｏｒ Ｓｕｐｅｒ−Ｃｒｉｔｉｃａｌ Ｓｔｒａｉｎｅｄ−Ｓｉ Ｄｉｒｅｃｔｌｙ Ｏｎ Ｉｎｓｕｌａｔｏｒ（ＳＣ−ＳＳＯＩ） ＰＭＯＳ Ｗｉｔｈ Ｄｉｆｆｅｒｅｎｔ Ｃｈａｎｎｅｌ Ｏｒｉｅｎｔａｔｉｏｎｓ（異なるチャネル方向を有する絶縁体上臨界超過歪Ｓｉ（ＳＣ−ＳＳＯＩ）ＰＭＯＳのための１軸−２軸応力混成）」、ＩＥＥＥインターナショナル（電子デバイス会議、ワシントンＤＣ ２００５）、５０９〜５１２頁に開示されるように、エピタキシー堆積技法を使用して歪緩和を弱めることなく、その臨界厚さよりも大きい厚さまで厚くされてもよい。
[0037]非限定的な具体例として、ドナー基板１００のベース基板１０２は、単結晶シリコン基板を備えることができ、ＢＯＸ層１０４は、二酸化シリコン（ＳｉＯ２）を備えることができ、歪半導体層１０６は、その結晶構造における局在欠陥の緩和及び形成の開始を回避するために、そのそれぞれの臨界厚さを下回る厚さを有する引張歪単結晶シリコン（ｓＳｉ）を備えることができる。
[0038]いくつかの実施形態では、酸化層１０８が、自然酸化層（native oxide layer）又は堆積された酸化物（depositedoxide）であってもよく、ＢＯＸ層１０４と反対側の歪半導体層１０６の主表面の上に存在してもよい。他の実施形態では、酸化層１０８はないことがある。
[0039]図２を参照すると、歪半導体層１０６の上に、パターニングされたマスク層１１０が設けられてもよい。パターニングされたマスク層１１０は、歪半導体層１０６の１つ又は複数の領域を覆ってもよく、歪半導体層１０６の他の領域は、パターニングされたマスク層１１０によって覆われていなくてもよい。非限定的な例として、図２は、パターニングされたマスク層１１０によって覆われている歪半導体層の第１の領域１０６Ａと、パターニングされたマスク層１１０によって覆われていない歪半導体層の第２の領域１０６Ｂとを示す。
[0040]パターニングされたマスク層１１０は、酸化層、窒化層、酸窒化層の１つ又は複数などの、ハードマスク層材料を備えることができる。パターニングされたマスク層１１０は、多層基板１００の上にハードマスク材料の連続した層を堆積し、又は他の場合は設け、その後、歪半導体層１０６の領域の覆いを取るためにハードマスク材料の部分を取り除くことが望まれる場所でハードマスク材料を貫通する開口部を形成するように、フォトリソグラフィによるマスキング及びエッチング工程を使用してハードマスク材料をパターニングすることによって形成されてもよい。他の実施形態では、パターニングされたマスク層１１０は、フォトレジストマスキング材料を備えることができる。
[0041]続けて図２を参照すると、パターニングされたマスク層１１０を形成した後に、歪半導体層の第１の領域１０６Ａなどの、パターニングされたマスク層１１０によって覆われている歪半導体層の１つ又は複数の領域にイオンを注入することなく、歪半導体層の第２の領域１０６Ｂなどの、パターニングされたマスク層１１０によって覆われていない歪半導体層１０６の１つ又は複数の領域に（方向矢印によって示すように）、イオンが注入されてもよい。イオンは、マスク層１１０の開口部を通過して、歪半導体層の第１の領域１０６Ａに達することができるが、マスク層１１０は、歪半導体層の第２の領域１０６Ｂを遮蔽して、イオンがそこに注入されないようにする。
[0042]いくつかの実施形態では、酸化層１０８は、存在する場合、歪半導体層１０６の表面が露出されるように、歪半導体層１０６の上から取り除かれてもよい。しかしながら他の実施形態では、イオンは、酸化層１０８を通して歪半導体層１０６に注入されてもよい。
[0043]イオンの注入は、歪半導体層１０６の結晶質半導体材料の部分を非晶質材料に変質させることができる。したがって、イオンが注入される半導体層１０６の１つ又は複数の領域は、図３の拡大図に示すように、非晶質領域１１２と、下層の結晶質領域１１４とを有することができる。
[0044]注入されるイオンは、半導体層１０６の結晶構造にある少なくとも１つの元素とは異なる元素のイオンであってもよい。たとえば、歪半導体層が歪シリコン（ｓＳｉ）を含む諸実施形態では、注入されるイオンは、たとえば、シリコンとは異なるゲルマニウムイオンを含むことができる。この理由は、注入されるイオンは、半導体層１０６の他の元素と比べて異なる原子半径を有し、使用されるとその後、以下にさらに詳細に説明するように、その後の処理において半導体層１０６の歪状態を変えるからである。
[0045]以下の表１は、４０〜５０ＫｅＶのイオン注入エネルギーで行われるゲルマニウムイオン注入工程の５つ（５）の異なるドーズ量のそれぞれに対して、半導体層１０６の層厚みにおける引張歪シリコン半導体層１０６中のゲルマニウム濃度及びゲルマニウム含有量の例を提供する。
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[0046]図４を参照すると、（図３に示すように）１つ又は複数の領域が非晶質領域１１２及び下層の結晶質領域１１４を含むように、歪半導体層１０６の１つ又は複数の領域にイオンを注入した後、半導体層１０６の非晶質領域１１２を再結晶させることができる。たとえば、図４に示すように、非晶質領域１１２を再結晶させ、再結晶領域１２０を形成するために、高温の炉で行われる焼鈍工程を使用することができる。再結晶させると、再結晶領域１２０は、最初に形成された半導体層１０６に存在する少なくとも１つの元素（たとえば、シリコン）と比べて異なる原子半径を有する注入されたイオン（たとえば、ゲルマニウムイオン）の存在により、歪半導体層の第１の領域１０６Ａ（図２）の歪状態とは異なる歪状態となることができる。
[0047]したがって、最初に形成された歪半導体層１０６が引張歪シリコンを含み、注入されたイオンがゲルマニウムイオンを含む実施形態では、再結晶領域１２０は、ＳｉｙＧｅ１−ｙを含むことができる。ここでｙは、約０．０１〜約０．５０、又はいくつかの実施形態では約０．１０〜約０．２０である。
[0048]再結晶工程の間、半導体層１０６の非晶質領域１１２の再結晶は、半導体層１０６の下層の結晶質領域１１４が種結晶となる（seeded）ことができる。半導体層１０６の下層の結晶質領域１１４はシリコンを含むことができ、再結晶領域１２０はＳｉｙＧｅ１−ｙを含むことができるので、ＳｉｙＧｅ１−ｙの再結晶領域１１４は、下層のＳｉの上にでき、ＳｉｙＧｅ１−ｙの結晶格子は、下層のＳｉによって拘束される可能性があり、ＳｉｙＧｅ１−ｙの再結晶領域は、圧縮歪の状態にある（Ｇｅの原子半径がＳｉの原子半径より大きいので、ＳｉｙＧｅ１−ｙの格子パラメータがＳｉの格子パラメータよりも大きい）。
[0049]図５を参照すると、半導体層１０６の非晶質領域１１２を再結晶させて、再結晶領域１２０を形成した後、存在する場合はオプションの酸化層１０８は、化学エッチング工程、機械研磨工程、又は化学機械研磨（ＣＭＰ）工程の１つ又は複数を使用して取り除かれることが可能である。
[0050]図６に示すように、いくつかの実施形態では、半導体層の第１の領域１０６Ａにさらなる半導体材料をエピタキシャル成長させることなく、半導体層の第２の領域１０６Ｂにさらなる半導体材料１２４を選択的にエピタキシャル成長させることができる。さらなる半導体材料１２４は、たとえば、シリコン又はＳｉ１−ｙＧｅｙを含むことができる。
[0051]いくつかの実施形態では、一連の図に示すように、非晶質領域１１２を再結晶させて、再結晶領域１２０を形成した後に、さらなる半導体材料１２４の成長を行うことができる。しかしながら他の実施形態では、半導体層の第２の領域１０６Ｂにイオンを注入し、非晶質領域１１２を形成する（図３）前に、さらなる半導体材料１２４の成長を行うことができる。図６に関して論じたようなさらなる半導体材料１２４の選択的エピタキシャル成長は、図２を参照して説明したイオン注入工程の前に行われるとき、より多量のイオンの注入を可能にすることもでき、これにより、半導体層の第２の領域１０６Ｂにおける注入されるイオンの濃度をより高くすること、並びに図７を参照して以下に説明するように、より長い熱拡散工程を実行すること、したがって半導体層の第２の領域１０６Ｂの歪状態をより大きく変えることを実現できる可能性がある。
[0052]半導体層の第２の領域１０６Ｂの上に選択的にエピタキシャル成長されるさらなる半導体材料１２４の厚さは、図７を参照して以下に説明する拡散及び富化工程の後に、半導体層の第２の領域１０６Ｂの厚さが、図７を参照して説明する拡散及び富化工程にかけられない半導体層の第１の領域１０６Ａの厚さに少なくとも実質的に等しくなることができるように、選択することができる。
[0053]図７を参照すると、半導体層の第２の領域１０６Ｂの非晶質領域１１２を再結晶させて再結晶領域１２０を形成した後に、半導体層の第２の領域１０６Ｂの再結晶領域１２０のある部分から半導体層の第２の領域１０６Ｂの別の部分へ元素が拡散されて、半導体層の第２の領域１０６Ｂの別の部分における拡散された元素の濃度を高め、半導体層の第２の領域１０６Ｂの歪状態を変えるようにすることができる。
[0054]たとえば、凝縮工程（しばしば「熱混合」工程と呼ばれる）又は別のタイプの工程が使用されて、半導体層の第２の領域１０６Ｂの一部の中に元素が濃縮され、富化されるように、半導体層の第２の領域１０６Ｂ内で元素を拡散して、半導体層の第１の領域１０６Ａにおける歪のレベルに比べて半導体層の第２の領域１０６Ｂにおいて、選択的に、引張歪みを低減させる、圧縮歪みを増大させる、及び／又は歪を緩和することができる。このような実施形態では、元素は、半導体層の第１の領域１０６Ａ内ではいかなる実質的な方法でも拡散されないことがある。言い換えれば、凝縮工程は、単に半導体層の第２の領域１０６Ｂで行われ、半導体層の第１の領域１０６Ａでは行われないことがある。このような凝縮工程について、以下に説明する。
[0055]図７は、図３〜図６と同様であって、半導体層の第２の領域１０６Ｂに凝縮工程を行った後の多層基板１００を示している。凝縮工程は、半導体層の第２の領域１０６Ｂを、酸化性雰囲気（たとえば、ＨＣＬあり、又はなしのドライＯ２）中の高温（たとえば、約９００℃と約１５００℃の間）の炉における酸化工程にかけることを伴うことができる。酸化工程により、半導体層の第２の領域１０６Ｂの表面に酸化層１２２を形成することができ、半導体層の第２の領域１０６Ｂの上方領域内から半導体層の第２の領域１０６Ｂの下方領域への元素の拡散を引き起こすことができる。
[0056]歪半導体層１０６が歪シリコン（ｓＳｉ）を含む諸実施形態では、図２を参照して説明するように半導体層の第２の領域１０６Ｂに注入されるイオンは、ゲルマニウムイオンを含むことができ、ゲルマニウム原子は、凝縮工程中に半導体層の第２の領域１０６Ｂにさらに拡散することができる。酸化層１２２が、半導体層の第２の領域１０６Ｂの表面にでき、半導体層の第２の領域１０６Ｂで厚みが増すことがある。ゲルマニウム凝縮工程中に酸化層１２２の厚みが成長するにつれて、ＳｉｙＧｅ１−ｙ半導体層１０６の厚みは減少し、ＳｉｙＧｅ１−ｙ半導体層１０６が所望のゲルマニウム濃度を有するまで、半導体層１０６におけるゲルマニウムの濃度は増える。半導体層の第２の領域１０６Ｂ内のゲルマニウムの拡散及び濃縮により、歪半導体層１０６内の任意の引張歪を減少させることができ、歪半導体層１０６内の歪の緩和及び／又は圧縮歪の生成に至ることができる。
[0057]結果として、半導体層の第１の領域１０６Ａは、第１の歪状態とすることができ、半導体層の第２の領域１０６Ｂは、第１の歪状態とは異なる第２の歪状態とすることができる。
[0058]拡散及び富化工程（たとえば、凝縮工程）において形成される酸化層１２２は、その後の処理の前に半導体層の第２の領域１０６Ｂの上で取り除かれ形成してもよい。
[0059]前述のように、半導体層の第１の領域１０６Ａは、引張歪シリコン層を備えることができる。半導体層の第１の領域１０６Ａにおける引張歪は、半導体層の第１の領域１０６Ａ内に向上した電子移動度をもたらすことができ、これは、半導体層の第１の領域１０６Ａの部分を備えたチャネル領域を有するｎ型ＦＥＴトランジスタを形成するために望ましいものとすることができる。半導体層の第２の領域１０６Ｂにおいて行われるイオン注入及び再結晶工程、並びに凝縮工程により、半導体層の第２の領域１０６Ｂ内の正孔移動度を向上させることができ、これは、半導体層の第２の領域１０６Ｂの部分を備えたチャネル領域を有するｐ型ＦＥＴトランジスタを形成するために望ましいものとすることができる。
[0060]図８に示すように、半導体層１０６を覆う酸化層１０８及びマスク層１１０は取り除かれて、半導体構造１３０を形成することができる。図８に示す半導体構造１３０は、図１〜図７を参照して説明したような方法によって形成され、ベース基板１０２と、ベース基板１０２の表面の上のＢＯＸ層１０８と、ベース基板１０２と反対のＢＯＸ層１０４の面に共通の平面でＢＯＸ層１０４の上に配置された半導体層の第１の領域１０６Ａ及び半導体層の第２の領域１０６Ｂとを含む。半導体構造１３０は、その後処理されて、ｎ型トランジスタとｐ型トランジスタの両方を含んだ半導体デバイスの製造を完了することができる。ｎ型トランジスタは、半導体層１０６の第１の領域上に、及び／又は第１の領域中に形成されてもよく、ｐ型トランジスタは、半導体層１０６の第２の領域上に、及び／又は第２の領域中に形成されてもよい。
[0061]図９は、たとえば、それぞれが半導体層の第１の領域１０６Ａの一部を含んだ第１の複数のフィン構造１３２Ａと、それぞれが半導体層の第２の領域１０６Ｂの一部を含んだ第２の複数のフィン構造１３２Ｂとの形成について示している。フィン構造１３２Ａ、１３２Ｂのそれぞれは、フィンＦＥＴ型トランジスタでトランジスタチャネル構造として使用するためにサイズを決められ、構成される。非限定的な例として、フィン構造１３２Ａ、１３２Ｂのそれぞれは、約１５ｎｍ以下の平均幅を有するように形成されてもよい。
[0062]第２の複数のフィン構造１３２Ｂのフィン構造１３２Ｂは、第１の複数のフィン構造１３２Ａのフィン構造１３２Ａの結晶歪とは異なる結晶歪を有する。第１の複数のフィン構造１３２Ａの各フィン構造１３２Ａは、凝縮されていない歪半導体材料を含む。第２の複数のフィン構造１３２Ｂの各フィン構造１３２Ｂは、２つ以上の元素（たとえば、シリコン及びゲルマニウム）を含んだ凝縮された歪半導体材料を含む。
[0063]第１及び第２の複数のフィン構造１３２Ａ、１３２Ｂを形成した後、第１の複数のフィン構造１３２Ａを含んだ第１の複数のｎ型フィンＦＥＴトランジスタが形成されることが可能であり、第２の複数のフィン構造１３２Ｂを含んだ第２の複数のｐ型フィンＦＥＴトランジスタが形成されることが可能である。
[0064]さらなる実施形態では、図１０に示すように、図８の半導体構造１３０は、その後処理されて、半導体層の第１の領域１０６Ａ上に及び／又は第１の領域１０６Ａ中に複数の従来のプレーナｎ型金属酸化膜半導体電界効果トランジスタ（ＮＭＯＳ ＦＥＴ）と、半導体層の第２の領域１０６Ｂ上に及び／又は第２の領域１０６Ｂ中に複数の従来のプレーナｐ型金属酸化膜半導体電界効果トランジスタ（ＰＭＯＳ ＦＥＴ）とを形成することができる。たとえば、半導体層１０６に形成されるトランジスタチャネル領域を電気的に絶縁するために、半導体層１０６の一部に、又は全体に１つ又は複数の浅溝分離（ＳＴＩ）構造１３４を形成することができる。従来のＳＴＩ処理を使用して、半導体層１０６におけるトランジスタチャネル構造を定めることができる。このような処理では、マスキング及びエッチング工程を使用して、隣接するトランジスタチャネル構造間に溝を形成することができ、溝内に誘電材料を提供して、トランジスタチャネル構造間にＳＴＩ構造１３４を形成することができる。したがって、半導体層１０６のＳＴＩ構造１３４を使用して、半導体層１０６で定められるトランジスタチャネル構造を電気的に絶縁することができる。図１０には１つのＳＴＩ構造１３４しか示していないが、複数のこのようなＳＴＩ構造１３４を使用して、半導体層１０６でトランジスタチャネル構造を定めることができる。
[0065]半導体層１０６にＳＴＩ構造１３４を形成した後、それぞれが半導体層の第１の領域１０６Ａの一部を含んだ第１の複数のトランジスタチャネル構造が形成されることが可能であり、それぞれが半導体層の第２の領域１０６Ｂの一部を含んだ第２の複数のトランジスタチャネル構造が形成されることが可能である。トランジスタチャネル構造は、ＭＯＳ ＦＥＴ型トランジスタでトランジスタチャネル構造として使用するためにサイズを決められ、構成されてもよい。
[0066]半導体層の第１の領域１０６Ａに形成されるＮＭＯＳ ＦＥＴトランジスタチャネル構造は、半導体層の第２の領域１０６Ｂに形成されるＰＭＯＳ ＦＥＴトランジスタチャネル構造の結晶歪とは異なる結晶歪を有する。第１及び第２の複数のトランジスタチャネル構造を形成した後、第１の複数のトランジスタチャネル構造を含んだ第１の複数のＮＭＯＳ ＦＥＴトランジスタが形成されることが可能であり、第２の複数のトランジスタチャネル構造を含んだ第２の複数のＰＭＯＳ ＦＥＴトランジスタが形成されることが可能である。
[0067]さらなる実施形態では、ＳＴＩ構造１３４を形成する前に、第１の複数のトランジスタチャネル構造を含んだ第１の複数のＮＭＯＳ ＦＥＴトランジスタが形成されることが可能であり、第２の複数のトランジスタチャネル構造を含んだ第２の複数のＰＭＯＳ ＦＥＴトランジスタが形成されることが可能である。図１１〜図１６は、図１〜図９を参照して上述したものと同様のコプレーナｎ型及びｐ型フィンＦＥＴトランジスタを製造するために使用されることが可能である方法のさらなる実施形態を示している。
[0068]図１１は、図１を参照して本明細書で前述したように、ベース基板１０２と、埋め込み酸化層１０４と、歪半導体層１０６とを含んだ多層基板１４０を示している。
[0069]図１２に示すように、歪半導体層１０６は、たとえばマスキング及びエッチング工程を使用してパターニングされて、それぞれが歪半導体層１０６の領域を含んだフィン構造１４２を形成することが可能である。フィン構造１４２は、当技術分野で知られているフィンＦＥＴ製造工程を使用して形成されることが可能であり、スペーサ定義ダブルパターニング（ＳＤＤＯ：Spacer-Defined Double Patterning）工程（当技術分野では「側壁イメージ転写（Side-wall Image Transfer）工程」としても知られる）を含むことができる。フィン構造１４２は、第２の複数のフィン構造１４２Ｂと、第１の複数のフィン構造１４２Ａとを含むことができる。
[0070]図１３を参照すると、１つ又は複数のマスキング層が、フィン構造１４２の上に堆積されることが可能である。マスキング層は、たとえば、不動態化（passivating）酸化層１４４、窒化層１４６、及びマスク層１４８を含むことができる。マスク層１４８は、たとえば、フォトレジストマスキング材料を含むことができ、これは、第２の複数のフィン構造１４２Ｂの上に貫通する開口部を形成するようにパターニングされてもよい。酸化層１４４及び窒化層１４６の一方又は両方は、１つ又は複数のエッチング工程を使用して取り除かれてもよく、エッチング工程においてこれらは、マスク層１４８の開口部から腐食液にさらされるが、マスク層１４８は、構造の残部を腐食液から保護する。図１３に示すように、いくつかの実施形態では、第２の複数のフィン構造１４２Ｂを覆う窒化層１４６の領域は、エッチング工程を使用して取り除かれてもよいが、酸化層１４４の少なくとも一部は、第２の複数のフィン構造１４２Ｂの上の所定の位置に残されてもよい。しかしながら他の実施形態では、第２の複数のフィン構造１４２Ｂを覆う酸化層１４４の部分は、少なくとも実質的に完全に取り除かれてもよい。マスク層１４８は、オプションで、その後の処理の前に取り除かれてもよく、又はマスク層１４８は、図１３に示すように所定の位置に残されてもよい。
[0071]図１３に示すように、イオンが、図２を参照して前述したような工程でマスク層１４８と窒化層１４６の一方又は両方の開口部から第２の複数のフィン構造１４２Ｂに注入され、図１４に示すように、第２の複数のフィン構造１４２Ｂの部分に非晶質領域１５０を形成してもよい。第２の複数のフィン構造１４２Ｂは、図３を参照して前述したように、実質的に非晶質領域１５０の下に残っている歪半導体層１０６の結晶質領域１１４を含むことができる。
[0072]図１５を参照すると、非晶質領域１５０を形成した後、非晶質領域１５０は、再結晶されて、再結晶領域１５４を形成してもよい。再結晶工程は、図４を参照して前述したように行うことができる。
[0073]図１６を参照すると、再結晶領域１５４（図１５）を形成した後に、図７を参照して前述したような方法で、拡散及び富化工程（たとえば、凝縮工程）が、第２の複数のフィン構造１４２Ｂに行われてもよい。拡散及び富化工程により、第２の複数のフィン構造１４２Ｂのそれぞれの上に酸化層１５６を形成することができる。
[0074]オプションでは、図５及び図６を参照して前述したように、拡散及び富化工程を行う前に、第２の複数のフィン構造１４２Ｂに、さらなる半導体材料のエピタキシャル成長が行われることもある。
[0075]したがって、第２の複数のフィン構造１４２Ｂは、ｐ型フィンＦＥＴトランジスタを形成するためにサイズを決められ、構成されたトランジスタチャネル構造を備えることができ、第１の複数のフィン構造１４２Ａは、ｎ型フィンＦＥＴトランジスタを形成するためにサイズを決められ、構成されたトランジスタチャネル構造を備えることができる。
[0076]図１１〜図１６を参照して前述したように、第１及び第２の複数のフィン構造１４２Ａ、１４２Ｂを形成した後、第１の複数のフィン構造１４２Ａを含んだ第１の複数のＮＭＯＳフィンＦＥＴトランジスタが形成されることが可能であり、第２の複数のフィン構造１４２Ｂを含んだ第２の複数のＰＭＯＳフィンＦＥＴトランジスタが形成されることが可能である。
[0077]図１７は、（図９のフィン構造の）本開示の諸実施形態に従って第２の複数のフィン構造１４２Ｂ及び／又は第１の複数のフィン構造１４２Ａを使用して製造することができるフィンＦＥＴトランジスタ構成の非限定的な簡略化した例示的実施形態を示す。フィンＦＥＴの多くの異なる構成が、当技術分野で知られ、本開示の諸実施形態に従って使用されることが可能であり、図７に示すフィンＦＥＴ構造は、単にそのようなフィンＦＥＴ構造の一例として記載されることに留意すべきである。
[0078]図１７に示すように、フィンＦＥＴトランジスタ１６０は、ソース領域１６２と、ドレイン領域１６４と、ソース領域１６２とドレイン領域１６４との間に広がるチャネルとを含む。チャネルは、第１のフィン構造１４２Ａ又は第２のフィン構造１４２Ｂのいずれかなどのフィンによって定められ、これを含む。いくつかの実施形態では、ソース領域１６２及びドレイン領域１６４は、フィン構造１４２の長手方向の両端部を含む、又はこれらによって定められることがある。導体ゲート１６６が、ソース領域１６２とドレイン領域１６４との間のフィン構造１４２の少なくとも一部の上に、隣接して広がる。ゲート１６６は、誘電材料１６８によってフィン構造１４２から隔てられてもよい。ゲート１６６は、多層構造を含むことができ、半導電層及び／又は導電層を含むことができる。導電性シリサイドなどの、金属、金属化合物、又は両方を含む低抵抗層が、ソース領域１６２及び／又はドレイン領域１６４の上に堆積されて、電気接点を形成してもよい。
[0079]チャネルにおける引張応力／歪が、ＮＭＯＳフィンＦＥＴトランジスタの性能を上げ、閾電圧を低減させることができ、チャネルにおける低減された引張応力／歪（たとえば、より小さい引張応力、引張応力も圧縮応力もない、又は圧縮応力がある）が、ＰＭＯＳフィンＦＥＴトランジスタの性能を上げ、閾電圧を低減させることができることが有利である。いくつかの機能については、高い性能が必要とされるので、歪デバイスが有益であり、他のいくつかの機能については、性能は重要ではないが、高い閾電圧が有益である。本開示の諸実施形態を用いて、製造者は、共通のＦＥＴトランジスタ平面の同じデバイスにおいて異なるフィンＦＥＴトランジスタ又はＭＯＳＦＥＴトランジスタの結晶格子に、様々なレベルの応力及び歪を選択的に組み入れることができる。
[0080]本開示のさらなる非限定的な例示的実施形態を以下に記載する。
[0081]実施形態１：半導体構造を製造する方法であって、ベース基板と、ベース基板の表面の上の埋め込み酸化層と、ベース基板と反対側の埋め込み酸化層の上の歪半導体層とを含み、歪半導体層が結晶質半導体材料を備える、多層基板を提供するステップと、歪半導体層の第１の領域にイオンを注入することなく歪半導体層の第２の領域にイオンを注入し、歪半導体層の第２の領域が非晶質領域、及び下層の結晶質領域を有するように、歪半導体層の第２の領域における結晶質半導体材料の一部を非晶質材料に変質させるステップと、非晶質領域を再結晶させるステップと、歪半導体層の第２の領域のある部分から歪半導体層の別の部分へ元素を拡散させて、歪半導体層の第２の領域の別の部分における拡散された元素の濃度を高め、歪半導体層の第２の領域が、歪半導体層の第１の領域の歪状態とは異なる歪状態となるように、歪半導体層の第２の領域の歪状態を変えるステップと、それぞれが半導体層の第１の領域の一部を備える第１の複数のトランジスタチャネル構造、及びそれぞれが半導体層の第２の領域の一部を備える第２の複数のトランジスタチャネル構造を形成するステップとを含む、方法。
[0082]実施形態２：歪シリコンを備えるように歪半導体層を選択するステップをさらに含む、実施形態１に記載の方法。
[0083]実施形態３：引張歪シリコンを備えるように歪半導体層を選択するステップをさらに含む、実施形態２に記載の方法。
[0084]実施形態４：歪半導体層の第２の領域にイオンを注入するステップが、歪半導体層の第２の領域にゲルマニウムイオンを注入して、ＳｉｙＧｅ１−ｙを形成するサブステップを含み、ここでｙは約０．１０〜約０．５０であり、歪半導体層の第２の領域のある部分から歪半導体層の別の部分へ元素を拡散させるステップが、歪半導体層の第２の領域の別の部分へゲルマニウムを拡散させるサブステップを含む、実施形態２又は実施形態３に記載の方法。
[0085]実施形態５：第１の複数のトランジスタチャネル構造及び第２の複数のトランジスタチャネル構造を形成するステップが、それぞれが半導体層の第１の領域の一部を備える第１の複数のフィン構造と、それぞれが半導体層の第２の領域の一部を備える第２の複数のフィン構造とを形成するサブステップを含む、実施形態１〜４のいずれか１つに記載の方法。
[0086]実施形態６：第１の複数のフィン構造を備える複数のｎ型フィンＦＥＴトランジスタを形成するステップと、第２の複数のフィン構造を備える複数のｐ型フィンＦＥＴトランジスタを形成するステップとをさらに含む、実施形態５に記載の方法。
[0087]実施形態７：約１５ｎｍ以下の平均幅を有するように第１及び第２の複数のトランジスタチャネル構造のトランジスタチャネル構造を形成するステップをさらに含む、実施形態１〜６のいずれか１つに記載の方法。
[0088]実施形態８：歪半導体層の第２の領域のある部分から歪半導体層の別の部分へ元素を拡散させるステップが、歪半導体層の第２の領域で歪みを緩和するサブステップを含む、実施形態１〜７のいずれか１つに記載の方法。
[0089]実施形態９：歪半導体層の第２の領域で歪みを緩和するステップが、歪半導体層の第２の領域内の正孔移動度を増大させるサブステップを含む、実施形態８に記載の方法。
[0090]実施形態１０：歪半導体層の第２の領域のある部分から歪半導体層の別の部分へ元素を拡散させるステップが、歪半導体層の第２の領域で凝縮工程を行うサブステップを含む、実施形態１〜９のいずれか１つに記載の方法。
[0091]実施形態１１：歪半導体層の第２の領域で凝縮工程を行うサブステップが、歪半導体層の第２の領域の一部を酸化させることを含む、実施形態１０に記載の方法。
[0092]実施形態１２：非晶質領域を再結晶させるステップが、下層の結晶質領域を用いて非晶質領域の再結晶の種結晶とするサブステップを含む、実施形態１〜１１のいずれか１つに記載の方法。
[0093]実施形態１３：歪半導体層の第２の領域のある部分から歪半導体層の別の部分へ元素を拡散させる前に、半導体層の第１の領域にさらなる半導体材料を成長させることなく、半導体層の第２の領域にさらなる半導体材料をエピタキシャル成長させるステップをさらに含む、実施形態１〜１２のいずれか１つに記載の方法。
[0094]実施形態１４：ベース基板と、ベース基板の表面の上の埋め込み酸化層と、ベース基板と反対側の共通の平面で埋め込み酸化層の上に配置された第１の複数のトランジスタチャネル構造及び第２の複数のトランジスタチャネル構造とを備え、第２の複数のトランジスタチャネル構造の各トランジスタチャネル構造が、２つ以上の元素を含んだ凝縮された歪半導体層を備え、第１の複数のトランジスタチャネル構造の各トランジスタチャネル構造が、凝縮されていない歪半導体層を備え、第２の複数のトランジスタチャネル構造のトランジスタチャネル構造が、第１の複数のトランジスタチャネル構造のトランジスタチャネル構造の結晶歪とは異なる結晶歪を有する、半導体構造。
[0095]実施形態１５：第１の複数のトランジスタチャネル構造の各トランジスタチャネル構造の凝縮されていない歪半導体層が、歪シリコンを備える、実施形態１４に記載の半導体構造。
[0096]実施形態１６：第２の複数のトランジスタチャネル構造の各トランジスタチャネル構造の凝縮された歪半導体層が、ＳｉｘＧｅ１−ｘを備え、ここでｘは約０．０１〜約０．５０である、実施形態１４又は実施形態１５に記載の半導体構造。
[0097]実施形態１７：第１の複数のトランジスタチャネル構造のトランジスタチャネル構造が、引張歪の状態であり、第１の複数のトランジスタチャネル構造のトランジスタチャネル構造が、緩和されている、又は圧縮歪の状態である、実施形態１４〜１６のいずれか１つに記載の半導体構造。
[0098]実施形態１８：第１の複数のトランジスタチャネル構造及び第２の複数のトランジスタチャネル構造のトランジスタチャネル構造が、約１５ｎｍ以下の平均幅を有する、実施形態１４〜１７のいずれか１つに記載の半導体構造。
[0099]実施形態１９：第１の複数のトランジスタチャネル構造及び第２の複数のトランジスタチャネル構造のそれぞれのトランジスタチャネル構造が、フィン構造を備える、実施形態１４〜１８のいずれか１つに記載の半導体構造。
[00100]実施形態２０：第１の複数のトランジスタチャネル構造を備える第１の複数のｎ型フィンＦＥＴトランジスタと、第２の複数のトランジスタチャネル構造を備える第２の複数のｐ型フィンＦＥＴトランジスタとをさらに備える、実施形態１９に記載の半導体構造。
[00101]上述の開示の例示的実施形態は、これらの実施形態は、本発明の単に例であるので、添付の特許請求の範囲及びその法的同等物の範囲によって定義される本発明の範囲を限定しない。いかなる同等の実施形態も本発明の範囲内であるものとする。実際には、説明した要素の他の有益な組み合わせなど、本開示の様々な変更形態が、本明細書に示し、説明したものに加えて、説明から当業者には明らかになるであろう。言い換えれば、本明細書に記載する１つの例示的実施形態の１つ又は複数の特徴は、本明細書に記載する別の例示的実施形態の１つ又は複数の特徴と組み合わされて、本開示のさらなる実施形態をもたらすことができる。このような変更形態及び実施形態もまた、添付の特許請求の範囲の範囲内に入るものとする。
１００ ドナー基板
１０２ ベース基板
１０４ ＢＯＸ層
１０６ 半導体層
１０８ 酸化層
１１０ マスク層
１１２ 非晶質領域
１１４ 結晶質領域
１２０ 再結晶領域
１２２ 酸化層
１２４ 半導体材料
１３０ 半導体構造
１３２ フィン構造
１３４ ＳＴＩ構造
１４０ 多層基板
１４２ フィン構造
１４４ 酸化層
１４６ 窒化層
１４８ マスク層
１５０ 非結晶質領域
１５４ 再結晶領域
１５６ 酸化層
１６０ フィンＦＥＴトランジスタ
１６２ ソース領域
１６４ ドレイン領域
１６６ ゲート
１６８ 誘電材料

Claims (10)

  1. 半導体構造を製造する方法であって、
    ベース基板、
    前記基板の表面の上の埋め込み酸化層、及び
    前記ベース基板と反対側の前記埋め込み酸化層の上の、結晶質半導体材料を備えた歪半導体層
    を含んだ多層基板を準備するステップと、
    前記歪半導体層の第１の領域にイオンを注入することなく前記歪半導体層の第２の領域にイオンを注入し、前記歪半導体層の前記第２の領域が非晶質領域及び下層の結晶質領域を有するように、前記歪半導体層の前記第２の領域における前記結晶質半導体材料の一部を非晶質材料に変質させるステップと、
    前記非晶質領域を再結晶させるステップと、
    前記歪半導体層の前記第２の領域のある部分から前記歪半導体層の別の部分へ元素を拡散させて、前記歪半導体層の前記第２の領域の前記別の部分において前記拡散された元素の濃度を高め、前記歪半導体層の前記第２の領域が前記歪半導体層の前記第１の領域の歪状態の極性とは異なる極性を有する歪状態となるように前記歪半導体層の前記第２の領域の歪状態を変えるステップと、
    それぞれが前記歪半導体層の前記第１の領域の一部を備えた第１の複数のトランジスタチャネル構造、及びそれぞれが前記歪半導体層の前記第２の領域の一部を備えた第２の複数のトランジスタチャネル構造を形成するステップと、
    を含む、方法。
  2. 歪シリコンを備えるように前記歪半導体層を選択するステップをさらに含む、請求項１に記載の方法。
  3. 引張歪シリコンを備えるように前記歪半導体層を選択するステップをさらに含む、請求項２に記載の方法。
  4. 前記歪半導体層の前記第２の領域にイオンを注入するステップが、前記歪半導体層の前記第２の領域にゲルマニウムイオンを注入して、ＳｉｙＧｅ１−ｙを形成するサブステップを含み、ここでｙは約０．１０〜約０．５０であり、前記歪半導体層の前記第２の領域のある部分から前記歪半導体層の別の部分へ元素を拡散させるステップが、前記歪半導体層の前記第２の領域の前記別の部分へゲルマニウムを拡散させるサブステップを含む、請求項２に記載の方法。
  5. 前記第１の複数のトランジスタチャネル構造及び前記第２の複数のトランジスタチャネル構造を形成するステップが、それぞれが前記歪半導体層の前記第１の領域の一部を備える第１の複数のフィン構造と、それぞれが前記歪半導体層の前記第２の領域の一部を備える第２の複数のフィン構造とを形成するサブステップを含む、請求項１に記載の方法。
  6. 前記歪半導体層の前記第２の領域のある部分から前記歪半導体層の別の部分へ元素を拡散させるステップが、前記歪半導体層の前記第２の領域で歪みを緩和するサブステップを含む、請求項１に記載の方法。
  7. 前記歪半導体層の前記第２の領域のある部分から前記歪半導体層の別の部分へ元素を拡散させるステップが、前記歪半導体層の前記第２の領域で凝縮工程を行うサブステップを含む、請求項１に記載の方法。
  8. 前記歪半導体層の前記第２の領域で凝縮工程を行うサブステップが、前記歪半導体層の前記第２の領域の一部を酸化させることを含む、請求項７に記載の方法。
  9. 前記非晶質領域を再結晶させるステップが、前記下層の結晶質領域を、前記非晶質領域の再結晶の種結晶とするサブステップを含む、請求項１に記載の方法。
  10. 前記歪半導体層の前記第２の領域のある部分から前記歪半導体層の前記別の部分へ元素を拡散させる前に、前記歪半導体層の前記第１の領域にさらなる半導体材料を成長させることなく、前記歪半導体層の前記第２の領域にさらなる半導体材料をエピタキシャル成長させるステップをさらに含む、請求項１に記載の方法。
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