CN105448834B - 晶体管通道应变状态不同的半导体结构体及其制造方法 - Google Patents

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Abstract

本发明涉及包含应变状态不同的晶体管通道的半导体结构体的制造方法及相关的半导体结构体，该制造方法包括在多层基片上的应变半导体层的第二区域中注入离子，以使该应变半导体的第二区域的一部分结晶态半导体材料非晶化，而不使该应变半导体的第一区域非晶化。使该非晶态区域再结晶，并使元素在半导体层中扩散，以使扩散元素的浓度在该应变半导体层的第二区域的一部分中增大，并使其中的应变状态相对于该应变半导体层的第一区域的应变状态改变。形成各自包含半导体层的第一区域的一部分的第一多个晶体管通道结构体，并形成各自包含半导体层的第二区域的一部分的第二多个晶体管通道结构体。

Description

晶体管通道应变状态不同的半导体结构体及其制造方法
技术领域
本公开的实施方式涉及用于在半导体基片的同一层中具有不同应力状态的n型金属氧化物半导体(NMOS)场效应晶体管和p型金属氧化物半导体(PMOS)场效应晶体管的制造方法，以及使用该方法制造的半导体结构体和器件。
背景技术
如微处理器和存储器器件等半导体器件采用固态晶体管作为其集成电路的基础主体运行结构。半导体结构体和器件中常用的一种晶体管是场效应晶体管(FET)，通常包括源极触点、漏极触点和一个或多个栅极触点。源极触点和漏极触点之间延伸有半导体通道区。源极触点和栅极触点之间限定了一个或多个pn结。栅极触点设置为邻近通道区的至少一部分，并且通道区的导电率因电场的存在而改变。因此，通过对栅极触点施加电压而在通道区内提供电场。因此，例如，在对栅极触点施加电压时，电流可以流过晶体管，从源极触点经通道区流至漏极触点，而在不对栅极触点施加电压时，电流可以不从源极触点通过晶体管流至漏极触点。
最近，已经开发出采用非连续的细长通道结构(被称为“鳍”)的场效应晶体管(FET)。此种晶体管通常在本领域中被称为“finFET”。本领域已经提出了多种不同的finFET构造。
finFET的细长通道结构或鳍包含可经n型或p型掺杂的半导体材料。还已证实，在n型半导体材料处于拉伸应力状态时可以改善n型掺杂半导体材料的导电性，而在p型半导体材料处于压缩应力状态时可以改善p型半导体材料的导电性。
发明内容
提供本部分内容来引出简化形式的概念的选择。这些概念在本公开下文的示例性实施方式的具体描述中更详细地进行描述。本部分内容并不旨在确定请求保护的主题的关键特征或必要特征，也不旨在用来限制请求保护的主题的范围。
在一些实施方式中，本公开包括一种半导体结构体的制造方法。提供多层基片，其包含基础基片、位于基础基片表面上的隐埋氧化物层和位于隐埋氧化物层上与基础基片相对的一侧的应变半导体层。应变半导体层包含结晶态半导体材料。该方法还包括在应变半导体层的第二区域中注入离子，而不在应变半导体层的第一区域中注入离子，并且将应变半导体层的第二区域中的一部分结晶态半导体材料转化为非晶态材料，从而使应变半导体层的第二区域具有非晶态区域和下层结晶态区域。使非晶态区域再结晶，并且使元素从应变半导体层的第二区域的一部分扩散到应变半导体层的另一部分中，以使所扩散的元素的浓度在应变半导体层的第二区域的另一部分中增大，并改变应变半导体层的第二区域的应变状态，从而使应变半导体层的第二区域的应变状态与应变半导体层的第一区域的应变状态不同。形成第一多个晶体管通道结构体，其各自包含半导体层的第一区域的一部分，并形成第二多个晶体管通道结构体，其各自包含半导体层的第二区域的一部分。
在另一实施方式中，本公开包括可以通过本文公开的方法制得的半导体结构体。例如，在一些实施方式中，本公开包括一种半导体结构体，其包含：基础基片、位于基础基片表面上的隐埋氧化物层，和设置于隐埋氧化物层上与基础基片相对的一侧且在同一平面内的第一多个晶体管通道结构体和第二多个晶体管通道结构体。第二多个晶体管通道结构体中的每个晶体管通道结构体包含凝聚的应变半导体层，所述凝聚的应变半导体层含有两种以上元素。第一多个晶体管通道结构体中的每个晶体管通道结构体包含非凝聚的应变半导体层。第二多个晶体管通道结构体的所述晶体管通道结构体的结晶性应变不同于第一多个晶体管通道结构体的所述晶体管通道结构体的结晶性应变。
附图说明
尽管本说明书概况出权利要求，以特别指出并明确要求保护被视为本发明实施方式的范围，但是根据结合附图描述的本公开实施方式的特定实例可更容易地确定本公开的实施方式的优点，附图中：
图1是示出了包含根据本公开的实施方式可采用的应变半导体层的多层基片的简化示意性截面图；
图2示出了在多层基片的一部分上施加掩模层(mask layer)后的图1的基片，并示出了多层基片的非掩膜部分中的应变半导体层中的离子注入；
图3是图1和2的基片的一部分的放大图，其示出了半导体层在其中注入离子后的一部分，由此在半导体层中形成非晶态区域；
图4与图3相似，并示出了半导体层在其中的非晶态区域再结晶后的部分；
图5与图3和4相似，并示出了在从半导体层的表面上除去氧化物层后半导体层的部分；
图6与图3～5相似，并示出了在于半导体层上外延沉积另外的半导体材料以使该半导体层增厚后的半导体层部分；
图7与图3～6相似，并示出了在使元素从一个区域扩散至另一区域以使该半导体层的区域富集有一种或多种元素并改变该半导体层区域的应变状态后的半导体层部分；
图8是示出了使用参照图1～7描述的方法制得的半导体结构体的简化示意性截面图，该半导体结构体包含绝缘体上半导体(SeOI)基片，该基片包含位于基础基片上的隐埋氧化物层上具有不同应变状态区域的半导体层；
图9是示出了可由图8的SeOI基片制得的半导体结构体的简化示意性截面图，并且该半导体结构体包含在具有第一应变状态的半导体层区域中形成的第一多个鳍结构体，和在具有不同的第二应变状态的半导体层区域中形成的第二多个鳍结构体；
图10是示出了可由图8的SeOI基片制得的另一半导体结构体的简化示意性截面图，并且该半导体结构体包含在不同应变状态的区域之间形成的浅槽隔离结构体；
图11是示出了与图1相似的另一多层基片的简化示意性截面图，该基片包含根据本公开的实施方式可采用的应变半导体层；
图12示出了由图11的基片的应变半导体层形成的多个鳍结构体；
图13示出了部分(非全部)鳍结构体中的离子注入；
图14是图13的基片的一部分的放大图，其示出了在向鳍结构体注入离子并在该鳍结构体中形成非晶态区域后的鳍结构体部分；
图15与图14相似，并示出了在使鳍结构体中的非晶态区域再结晶后的鳍结构体；
图16与图14和15相似，并示出了在使元素从鳍结构体的一个区域扩散至其另一区域以使鳍结构体的区域富集有一种或多种元素并改变该鳍结构体的应变状态后的鳍结构体；
图17示出了finFET晶体管的示例性结构。
具体实施方式
本文呈现的示例性描述并不是任何特定半导体结构体、器件、系统或方法的真实视图，而仅仅是用于描述本发明的实施方式的理想化表示。
本文所用的任何标题应不认为限制本发明的实施方式范围，其范围如所附权利要求及其法律等价物限定。任何具体标题下描述的概念一般可适用于整个说明书的其他部分中。
本说明书和权利要求中的术语“第一”和“第二”用于区分相似的要素。
如本文所用，术语“鳍”和“鳍结构体”是指具有长度、宽度和高度的细长、三维有限且有界限体积的半导体材料体，其中，长度大于宽度。在一些实施方式中，鳍的宽度和高度可以沿鳍的长度改变。
下文参照附图描述的是可用于制造半导体结构体的方法，以及使用该方法可以制得的半导体结构体。
参见图1，可以提供多层基片100，其包含基础基片102、位于基础基片102的表面上的隐埋氧化物(BOX)层104、和位于BOX层104上与基础基片102相对一侧的应变半导体层106。应变半导体层106可以包含应变硅层，且多层基片100可以包含应变绝缘体上硅(SSOI)基片。
基础基片102可以包括半导体材料(如硅、碳化硅、锗、III-V族半导体材料等)、陶瓷材料(如二氧化硅、氧化铝、碳化硅等)或金属材料(如钼等)的芯片(die)或晶片(wafer)。在一些实施方式中，基础基片102可以具有单晶态或多晶态显微结构。在另一些实施方式中，基材基片102可以是非晶态的。基础基片102的厚度可以为，例如约400μm～约900μm(如约750μm)，不过也可以采用更薄或更厚的基础基片102。
设置于基础基片102之上的层，如BOX层104等可以使用下述多个不同方法中的任一个在基片上方外延沉积、“生长”或以其他方式形成，该方法例如气相沉积(CVD)、原子层沉积(ALD)、物理气相沉积(PLD)、气相外延(VPE)、分子束外延(MBE)和热氧化。在其他实施方式中，这些层可以使用已知方法从另一施主基片转移至基础基片102上。
作为例举而非限制，多层基片100可以使用本领域已知为工艺的方法形成，其中将半导体材料层从施主结构体转移至接收基片(即基础基片)上，由此使氧化物层(即BOX层104)位于接收基片和转移层半导体层之间。工艺描述于，例如Bruel的美国专利第RE39,484号(公布于2007年2月6日)、Aspar等的美国专利第6,303,468号(公布于2001年10月16日)、Aspar等的美国专利第6,335,258号(公布于2002年1月1日)、Moriceau等的美国专利第6,756,286号(公布于2004年6月29日)、Aspar等的美国专利第6,809,044号(公布于2004年10月26日)和Aspar等的美国专利第6,946,365号(公布于2005年9月25日)。
BOX层104可以包含，例如氧化物(如二氧化硅、氧化铝、氧化铪等)、氮化物(如氮化硅)、氧氮化物(如氧氮化硅)或此种介电材料的组合。BOX层104可以是结晶态或非晶态的。BOX层104的平均层厚度可以是例如约10nm～约200nm，不过在本公开的实施方式中也可以采用更厚或更薄的BOX层104。
应变半导体层106可以包含应变(压缩或拉伸)的结晶态半导体材料，如拉伸应变硅(Si)层。在其他实施方式中，应变半导体层106可以包含应变锗(Ge)、应变硅化锗(SiGe)或应变III-V族半导体材料。因此，应变半导体材料106的晶体结构的晶格参数可高于(拉伸应变)或低于(压缩应变)平衡状态下独立本体形式的相应半导体材料的晶体结构所正常表现出的松弛晶格常数。应变半导体层106的平均层厚度可为约50nm以下，甚至为约10nm以下。应变半导体层106的平均层厚度可以低于应变半导体层106的临界厚度。在应变半导体层106包含从施主基片转移至基础基片102的应变硅层并且其中应变半导体层106在层转移过程之前外延生长在施主基片上的SiGe缓冲层上的实施方式中，应变硅层的临界厚度可以是SiGe缓冲层中的锗浓度的函数，该临界厚度随锗浓度的增大而减小。较厚的应变半导体材料层106也可以应用于本公开的实施方式中。在转移至基础基片102上后，采用例如Thean等,Uniaxial-Biaxial Stress Hybridization for Super-Critical Strained-SiDirectly On Insulator(SC-SSOI)PMOS With Different Channel Orientations,IEEEInternational(Electron Devices Meeting,Washington,DC 2005),第509-512页中公开的外延沉积技术可以使应变半导体层106增厚至厚度大于其临界厚度，而不使应变松弛劣化。
作为非限制性具体实例，施主基片100的基础基片102可以包含单晶态硅基片，BOX层104可以包含二氧化硅(SiO2)，且应变半导体层106可以包含拉伸应变单晶态硅(sSi)，该拉伸应变单晶态硅(sSi)厚度低于相应的临界厚度以避免发生松弛和在其晶体结构中形成的局部缺陷。
在一些实施方式中，氧化物层108可以是天然氧化物层或沉积氧化物，并可以存在于应变半导体层106上与BOX层104相对的一侧的主表面之上。在其他实施方式中，氧化物层108可以不存在。
参见图2，可以在应变半导体层106上设置图案化的掩膜层110。图案化的掩膜层110可以覆盖应变半导体层106的一个或多个区域，而应变半导体层106的其他区域可以未被图案化的掩膜层110覆盖。作为非限制性实例，图2示出了被图案化的掩膜层110覆盖的应变半导体层106的第一区域，和未被图案化的掩膜层110覆盖的应变半导体层106的第二区域。
图案化的掩膜层110可以包括硬掩膜层材料，例如氧化物层、氮化物层或氧氮化物层中的一种或多种。图案化的掩膜层110可以通过下述过程形成：在多层基片100上沉积或以其他方式提供硬掩膜材料的连续层，随后使用光刻遮蔽和蚀刻工艺将硬掩膜材料图案化，以在需要除去部分硬掩膜材料处形成穿过硬掩膜材料的开口，从而露出应变半导体层106的多个区域。在其他实施方式中，图案化的掩膜层110可以包含光刻胶遮蔽(masking)材料。
继续参见图2，在形成图案化的掩膜层110后，可以将离子注入经图案化的掩膜层110露出的应变半导体层106的一个或多个区域(如指向箭头所指示)中，例如应变半导体层的第二区域106B中，而不将离子注入被图案化的掩膜层110覆盖的应变半导体层106的一个或多个区域中，例如应变半导体层的第一区域106A中。离子可穿过掩膜层110的开口并进入应变半导体层的第一区域106A中，而掩膜层110遮蔽应变半导体层的第二区域106B并阻止离子注入其中。
在一些实施方式中，如果存在氧化物层108，则氧化物层108可以从应变半导体层106上除去，从而暴露出应变半导体层106的表面。不过，在另一些实施方式中，可以通过氧化物层108将离子注入应变半导体层106中。
离子的注入可以将应变半导体层106的部分结晶态半导体材料转化为非晶态材料。因此，注入了离子的半导体层106的一个或多个区域可以具有非晶态区域112和下层结晶态区域114，如图3的放大图所示。
注入的离子可以是与半导体层106的晶体结构中存在的至少一种元素不同的元素离子。例如，在应变半导体层包含应变硅(sSi)的实施方式中，注入的离子可以包含，例如与硅不同的锗离子。其原因在于，原子半径相对于半导体层106的其他元素不同的注入离子随后可用来在后续的处理(如下文进一步详细描述)中改变半导体层106的应变状态。
下表1提供了拉伸应变硅半导体层106在半导体层106的层厚度上的锗浓度和锗含量的实例，其各自使用40KeV～50KeV的离子注入能量进行五(5)个不同剂量的锗离子注入过程。
表1
参见图4，在将离子注入至应变半导体层106的一个或多个区域从而使该一个或多个区域包括非晶态区域112和下层结晶态区域114(如图3所示)后，应变半导体层106的非晶态区域112可以进行再结晶。例如，可以采用在较高温度的炉中进行的退火过程来使非晶态区域112再结晶并形成再结晶区域120，如图4所示。再结晶后，再结晶区域120的应变状态可以与应变半导体层的第一区域106A(图2)的应变状态不同，这是因为存在原子半径不同于最初形成的半导体层106中存在的至少一种元素(如硅)的注入离子(如锗离子)。
因此，在最初形成的应变半导体层106包含拉伸应变硅且注入离子包含锗离子的实施方式中，再结晶区域120可以包含SiyGe1-y，其中y是约0.01～约0.50，或者在一些实施方式中为约0.10～约0.20。
在再结晶过程中，半导体层106的非晶态区域112的再结晶可由半导体层106的下层结晶态区域114进行引晶(seed)。由于半导体层106的下层结晶态区域114可以包含硅且再结晶区域120可以包含SiyGe1-y，因而SiyGe1-y的再结晶区域114可形成在下层Si之上，并且SiyGe1-y的晶体晶格可以受下层Si的约束，由此使SiyGe1-y的再结晶区域处于压缩应变的状态(由于Ge的原子半径大于Si，因而SiyGe1-y的晶格参数大于Si的晶格参数)。
参见图5，在使半导体层106的非晶态区域112再结晶形成再结晶区域120后，如果存在可选的氧化物层108，则可以使用化学蚀刻工艺、机械抛光工艺或化学-机械抛光(CMP)工艺中的一种或多种除去该氧化物层108。
参见图6，在一些实施方式中，可以在半导体层的第二区域106B上选择性外延生长另外的半导体材料124，而不在半导体层的第一区域106A上外延生长另外的半导体材料。另外的半导体材料124可以例如包含硅或Si1-yGey。
在一些实施方式中，另外的半导体材料124的生长可以在使非晶态区域112再结晶形成再结晶区域120后进行，如附图的顺序所示。不过，在其他的实施方式中，可以在向半导体层的第二区域106B中注入离子并形成非晶态区域112(图3)之前，进行另外的半导体材料124的生长。当在参照图2描述的离子注入过程之前进行时，如参照图6所述的另外的半导体材料124的选择性外延生长还可以实现更大量离子的注入，这可以使半导体层的第二区域106B中能够获得更高浓度的注入离子，并且能够进行更长的热扩散过程(如下文参照图7描述)，因此能够更大程度地改变半导体层的第二区域106B的应变状态。
可以选择选择性外延生长在半导体层的第二区域106B上的另外的半导体材料124的厚度，从而在下文参照图7描述的扩散和富集过程之后，使半导体层的第二区域106B的厚度可以至少基本上等于半导体层的第一区域106A(其未经受参照图7描述的扩散和富集过程)的厚度。
参见图7，在半导体层的第二区域106B的非晶态区域112再结晶形成再结晶区域120后，元素可以从半导体层的第二区域106B的再结晶区域120的一部分扩散至半导体层的第二区域106B的另一部分，从而使扩散的元素在半导体层的第二区域106B的另一部分中浓度变大，并改变半导体层的第二区域106B的应变状态。
例如，可以采用凝聚过程(常称为“热混合”过程)或另一类型的过程来使元素在半导体层的第二区域106B中扩散，从而使其聚集并富集在半导体层的第二区域106B的一部分中，以选择性减少拉伸应变，增大压缩应变，和/或使半导体层的第二区域106B中的应变相对于半导体层的第一区域106A中的应变水平松弛。在此种实施方式中，元素可不以任何实质性方式在半导体层的第一区域106A中扩散。换言之，凝聚过程可仅在半导体层的第二区域106B上进行，而不在半导体层的第一区域106A上进行。此种凝聚过程描述如下。
图7与图3～6相似，并示出了在半导体层的第二区域106B上进行凝聚过程后的多层基片100。凝聚过程可以包括使半导体层的第二区域106B在较高温度(如约900℃～约1150℃)的氧化气氛(如干燥O2，具有或不具有HCl)炉中进行氧化过程。氧化过程可以在半导体层的第二区域106B的表面处形成氧化物层122，并可以使元素从半导体层的第二区域106B的上部区域内扩散入半导体层的第二区域106B的下部区域中。
在应变半导体层106包含应变硅(sSi)的实施方式中，注入至半导体层的第二区域106B中的离子(如参照图2描述)可以包含锗离子，并且锗原子在凝聚过程中可以进一步扩散入半导体层的第二区域106B中。氧化物层122可以在半导体层的第二区域106B的表面处形成，并且在厚度上生长进入半导体层的第二区域106B。随着氧化物层122的厚度在锗凝聚过程中生长，SiyGe1-y半导体层106的厚度减小，并且锗在半导体层106中的浓度增大直至SiyGe1-y半导体层106中具有所需的锗浓度。锗在半导体层的第二区域106B中的扩散和聚集可导致应变半导体层106中的任何拉伸应变减少，并致使应变半导体层106中的应变松弛和/或在其中产生压缩应变。
结果，半导体层的第一区域106A可以处于第一应变状态，并且半导体层的第二区域106B可以处于与第一应变状态不同的第二应变状态。
扩散和富集过程(如凝聚过程)中形成的氧化物层122可以在随后的加工之前从半导体层的第二区域106B上除去。
如前文所述，半导体层的第一区域106A可以包含拉伸应变硅层。半导体层的第一区域106A中的拉伸应变可以在半导体层的第一区域106A中提供改善的电子移动性，这对于形成具有通道区域(包含半导体层的第一区域106A的部分)的n型FET晶体管而言是理想的。在半导体层的第二区域106B中进行的离子注入和再结晶过程以及凝聚过程可以在半导体层的第二区域106B中得到改善的空穴迁移率，这对于形成具有通道区域(包含半导体层的第二区域106B的部分)的p型FET晶体管而言是理想的。
如图8所示，可以除去位于半导体层106上的氧化物层108和掩膜层110以形成半导体结构体130。通过参照图1～7描述的方法形成的图8所示的半导体结构体130包括基础基片102、位于基础基片102上的BOX层108，和在BOX层104上与基础基片102相对的一侧中同一面内设置于BOX层104上的半导体层的第一区域106A和半导体层的第二区域106B。可以随后加工半导体结构体130，以完成包含n型和p型晶体管的半导体器件的制造。n型晶体管可以形成在半导体层106的第一区域之上和/或之中，p型晶体管可以形成在半导体层106的第二区域之上和/或之中。
例如，图9示出了形成各自包含半导体层的第一区域106A的一部分的第一多个鳍结构体132A和各自包含半导体层的第二区域106B的一部分的第二多个鳍结构体132B。各个鳍结构体132A和132B的尺寸和构造使其可用作finFET型晶体管中的晶体管通道结构体。作为非限制性实例，各个鳍结构体132A和132B可以形成为具有约15nm以下的平均宽度。
第二多个鳍结构体132B的鳍结构体132B的结晶性应变与第一多个鳍结构体132A的鳍结构体132A的结晶性应变不同。第一多个鳍结构体132A的各个鳍结构体132A包含非凝聚的应变半导体材料。第二多个鳍结构体132B的各个鳍结构体132B包含凝聚的应变半导体材料，其含有两种以上元素(如硅和锗)。
在形成第一和第二多个鳍结构体132A和132B后，可以形成包含第一多个鳍结构体132A的第一多个n型finFET晶体管，和包含第二多个鳍结构体132B的第二多个p型finFET晶体管。
在其他实施方式中，图8的半导体结构体130可以随后进行加工以在半导体层的第一区域106A之上和/或之中形成多个常规平面n型金属-氧化物半导体场效应晶体管(NMOSFET)，并在半导体层的第二区域106B之上和/或之中形成多个常规平面p型金属-氧化物半导体场效应晶体管(PMOS FET)，如图10所示。例如，可以形成部分或全部穿过半导体层106的一个或多个浅槽隔离(STI)结构体134，以使要在半导体层106中形成的晶体管通道区域电隔离。可使用常规STI工艺来在半导体层106中界定晶体管通道结构体。在此种工艺中，可以使用遮蔽和蚀刻过程来在相邻的晶体管通道结构体之间形成槽，并且可以在槽内提供介电材料，以在晶体管通道结构体之间形成STI结构体134。由此，可以使用半导体层106中的STI结构体134来使要在半导体层106中界定的晶体管通道结构体电隔离。尽管图10中示出了仅一个STI结构体134，不过可以使用多个此种STI结构体134来在半导体层106中界定晶体管通道结构体。
在于半导体层106中形成STI结构体134后，可以形成各自包含半导体层的第一区域106A的一部分的第一多个晶体管通道结构体和各自包含半导体层的第二区域106B的一部分的第二多个晶体管通道结构体。晶体管通道结构体的尺寸和构造使其可以用作MOSFET型晶体管中的晶体管通道结构体。
半导体层的第一区域106A中形成的NMOS FET晶体管通道结构体的结晶性应变不同于半导体层的第二区域106B中形成的PMOS FET晶体管通道结构体的结晶性应变。在形成第一和第二多个晶体管通道结构体后，可以形成包含第一多个晶体管通道结构体的第一多个NMOS FET晶体管，和包含第二多个晶体管通道结构体的第二多个PMOS FET晶体管。
在其他实施方式中，在形成STI结构体134之前，可以形成包含第一多个晶体管通道结构体的第一多个NMOS FET晶体管，并且可以形成包含第二多个晶体管通道结构体的第二多个PMOS FET晶体管。图11～16示出了可用于制造共平面n型和p型finFET晶体管的方法的其他实施方式，其与上文参照图1～9所述相似。
图11示出了多层基片140，其包含如本文先前参照图1描述的基础基片102、隐埋氧化物层104和应变半导体层106。
如图12所示，应变半导体106可以使用例如遮蔽和蚀刻过程进行图案化，以形成各自包含应变半导体106的区域的鳍结构体142。鳍结构体142可以使用本领域已知的finFET制造过程形成，并且可以包括间隔物界定的双图案化(Spacer-Defined DoublePatterning,SDDP)过程(本领域中也称为“侧壁图像转移(Side-wall Image Transfer)”过程)。鳍结构体142可以包括第二多个鳍结构体142B和第一多个鳍结构体142A。
参见图13，可以在鳍结构体142上沉积一个或多个遮蔽层(masking layer)。遮蔽层可以包括例如钝化氧化物层144、氮化物层146和掩膜层148。掩膜层148可以包含例如耐光刻胶遮蔽材料，其可以进行图案化以在第二多个鳍结构体142B上形成通透的开口。氧化物层144和/或氮化物层146可以使用一个或多个蚀刻过程除去，其中将其透过掩膜层148的开口暴露于蚀刻剂，而同时掩膜层148遮挡该结构体的剩余部分接触蚀刻剂。如图13所示，在一些实施方式中，设置在第二多个鳍结构体142B上的氮化物层146的区域可以使用蚀刻过程除去，而氧化物层144的至少一部分可以留在在第二多个鳍结构体142B上。不过，在其他实施方式中，设置在第二多个鳍结构体142B上的氧化物层144的部分可以至少基本上完全除去。在下一处理之前，可选地可以除去掩膜层148，或者掩膜层148可以如图13所示留在原位。
如图13所示，可以在如前文参照图2描述的过程中通过掩膜层148和/或氮化物层146中的开口将离子注入至第二多个鳍结构体142B中，以在部分第二多个鳍结构体142B中形成非晶态区域150，如图14所示。基本上如前文参照图3的描述，第二多个鳍结构体142B可以包含非晶态区域150下残留的应变半导体层106的结晶态区域114。
参见图15，在形成非晶态区域150后，非晶态区域150可以进行再结晶以形成再结晶区域154。再结晶过程如前文参照图4描述的那样进行。
参见图16，在形成再结晶区域154(图15)后，可以以与前文参照图7描述相似的方式在第二多个鳍结构体142B上进行扩散和富集过程(如凝聚过程)。扩散和富集过程可导致在各个第二多个鳍结构体142B上形成氧化物层156。
可选地，如前文参照图5和6描述的那样，在进行扩散和富集过程之前，还可以在第二多个鳍结构体142B上进行另外的半导体材料的外延生长。
因此，第二多个鳍结构体142B可以包含尺寸和构造适于形成p型finFET晶体管的晶体管通道结构体，并且第一多个鳍结构体142A可以包含尺寸和构造适于形成n型finFET晶体管的晶体管通道结构体。
在形成前文参照图11～16描述的第一和第二多个鳍结构体142A和142B后，可以形成包含第一多个鳍结构体142A的第一多个NMOS finFET晶体管，并且可以形成包含第二多个鳍结构体142B的第二多个PMOS finFET晶体管。
图17示出了finFET晶体管构造的非限制性简化示例性实施方式，该构造可以使用本公开实施方式所述的第二多个鳍结构体142B和/或第一多个鳍结构体142A(图9的鳍结构体)制得。应当注意，本领域已知多种不同的finFET构造，它们可以用于本公开的实施方式中，并且图17所示的finFET结构体仅作为这些finFET结构体的实例而阐述。
如图17所示，finFET晶体管160包含源极区域162、漏极区域164和在源极区域162和漏极区域164之间延伸的通道。该通道由鳍界定并包括鳍，如第一鳍结构体142A或第二鳍结构体142B。在一些实施方式中，源极区域162和漏极区域164可以包括鳍结构体142的纵向端部，或由鳍结构体142的纵向端部界定。导电性栅极166延伸在源极区域162和漏极区域164之间的鳍结构体142的至少一部分上，并与该鳍结构体142的至少一部分相邻。栅极166可以借助介电材料168而与鳍结构体142分隔开。栅极166可以包括多层结构，并可以包括半导电性和/或导电性层。包含金属和/或金属化合物(如导电性硅化物)的低电阻层可以沉积在源极区域162和/或漏极区域164上，以形成电触点。
有利的是，通道中的拉伸应力/应变可以提高NMOS finFET晶体管的性能并降低阈值电压，同时通道中较低的拉伸应力/应变(如较小的拉伸应力、无拉伸应力或压缩应力、或有压缩应力)可以提高PMOS finFET晶体管的性能并降低阈值电压。对于某些功能而言，由于需要高性能，因而应变器件是有益的；而对于另一些功能而言，性能不是那么重要，不过高阈值电压是有益的。使用本公开的实施方式，制造商可以有选择地将不同水平的应力和应变在同一FET晶体管平面上引入同一器件的不同finFET或MOSFET晶体管的晶体晶格中。
本公开另外的非限制性示例性实施方式说明如下。
实施方式1：一种半导体结构体的制造方法，其包括：提供多层基片，其包含基础基片、位于基础基片表面上的隐埋氧化物层/和位于隐埋氧化物层上与基础基片相对的一侧的应变半导体层，所述应变半导体层包含结晶态半导体材料；在所述应变半导体层的第二区域中注入离子，而不在所述应变半导体层的第一区域中注入离子，并且将所述应变半导体层的第二区域中的一部分结晶态半导体材料转化为非晶态材料，从而使所述应变半导体层的第二区域具有非晶态区域和下层结晶态区域；使所述非晶态区域再结晶；使元素从所述应变半导体层的第二区域的一部分扩散到所述应变半导体层的另一部分中，以使所扩散的元素的浓度在所述应变半导体层的第二区域的所述另一部分中增大，并改变所述应变半导体层的第二区域的应变状态，从而使所述应变半导体层的第二区域的应变状态与所述应变半导体层的第一区域的应变状态不同；和形成第一多个晶体管通道结构体，其各自包含所述半导体层的第一区域的一部分，并形成第二多个晶体管通道结构体，其各自包含所述半导体层的第二区域的一部分。
实施方式2：如实施方式1所述的方法，其还包括将所述应变半导体层选择为包含应变硅。
实施方式3：如实施方式2所述的方法，其还包括将所述应变半导体层选择为包含拉伸应变硅。
实施方式4：如实施方式2或实施方式3所述的方法，其中，在所述应变半导体层的第二区域中注入离子的过程包括：将锗离子注入所述应变半导体层的第二区域中以形成SiyGe1-y，其中y为约0.10～约0.50，并且其中，使元素从所述应变半导体层的第二区域的一部分扩散到所述应变半导体层的另一部分中的过程包括：使锗离子扩散到所述应变半导体层的第二区域的所述另一部分中。
实施方式5：如实施方式1～4中任一个所述的方法，其中，形成第一多个晶体管通道结构体和第二多个晶体管通道结构体的过程包括：形成第一多个鳍结构体，其各自包含所述半导体层的第一区域的一部分，并形成第二多个鳍结构体，其各自包含所述半导体层的第二区域的一部分。
实施方式6：如实施方式5所述的方法，其还包括形成包含第一多个鳍结构体的多个n型finFET晶体管，并形成包含第二多个鳍结构体的多个p型finFET晶体管。
实施方式7：如实施方式1～6中任一个所述的方法，其还包括将第一和第二多个晶体管通道结构体的所述晶体管通道结构体形成为其平均宽度为约15nm以下。
实施方式8：如实施方式1～7中任一个所述的方法，其中，使元素从所述应变半导体层的第二区域的一部分扩散到所述应变半导体层的另一部分中的过程包括使所述应变半导体层的第二区域中的应变松弛。
实施方式9：如实施方式8所述的方法，其中，使所述应变半导体层的第二区域中的应变松弛的过程包括增大所述应变半导体层的第二区域中的空穴移动性。
实施方式10：如实施方式1～9中任一个所述的方法，其中，使元素从所述应变半导体层的第二区域的一部分扩散到所述应变半导体层的另一部分中的过程包括在所述应变半导体层的第二区域上进行凝聚过程。
实施方式11：如实施方式10所述的方法，其中，在所述应变半导体层的第二区域上进行凝聚过程的步骤包括使所述应变半导体层的第二区域的一部分氧化。
实施方式12：如实施方式1～11中任一个所述的方法，其中，使所述非晶态区域再结晶的过程包括以所述下层结晶态区域对所述非晶态区域进行引晶再结晶。
实施方式13：如实施方式1～12中任一个所述的方法，其还包括在使元素从所述应变半导体层的第二区域的一部分扩散到所述应变半导体层的另一部分中之前，在所述半导体层的第二区域上外延生长另外的半导体材料，而不在所述半导体层的第一区域上生长另外的半导体材料。
实施方式14：一种半导体结构体，其包含：基础基片、位于所述基础基片表面上的隐埋氧化物层，和设置于所述隐埋氧化物层上与所述基础基片相对的一侧且在同一平面内的第一多个晶体管通道结构体和第二多个晶体管通道结构体，第二多个晶体管通道结构体的各晶体管通道结构体包含凝聚的应变半导体层，所述凝聚的应变半导体层含有两种以上元素，第一多个晶体管通道结构体中的每个晶体管通道结构体包含非凝聚的应变半导体层；其中，第二多个晶体管通道结构体中的晶体管通道结构体的结晶性应变不同于第一多个晶体管通道结构体中的晶体管通道结构体的结晶性应变。
实施方式15：如实施方式14所述的半导体结构体，其中，第一多个晶体管通道结构体中每个晶体管通道结构体的所述非凝聚的应变半导体层包含应变硅。
实施方式16：如实施方式14或实施方式15所述的半导体结构体，其中，第二多个晶体管通道结构体中每个各晶体管通道结构体的所述凝聚的应变半导体层包含SixGe1-x，其中，x为约0.01～约0.05。
实施方式17：如实施方式14～16中任一个所述的半导体结构体，其中，第一多个晶体管通道结构体中的所述晶体管通道结构体处于拉伸应变状态，且第一多个晶体管通道结构体中的所述晶体管通道结构体得到松弛或处于压缩应变状态。
实施方式18：如实施方式14～17中任一个所述的半导体结构体，其中，第一多个晶体管通道结构体和第二多个晶体管结构体的所述晶体管通道结构体的平均宽度为约15nm以下。
实施方式19：如实施方式14～18中任一个所述的半导体结构体，其中，第一多个晶体管通道结构体和第二多个晶体管结构体各自的所述晶体管通道结构体包含鳍结构体。
实施方式20：如实施方式19所述的半导体结构体，其还包括：包含第一多个晶体管通道结构体的第一多个n型finFET晶体管和包含第二多个晶体管结构体的第二多个p型finFET晶体管。
本公开的上述示例性实施方式并不限制本发明的范围，因为这些实施方式仅仅是本发明实施方式的实例，本发明由所附的权利要求及其法律等同物的范围限定。任何等同的实施方式均意图处于本发明的范围内。事实上，除了本文示出和描述的那些实施方式，本公开的各种变型(如所描述要素的替代性有用组合)通过说明书将对本领域技术人员是显而易见的。换言之，本文描述的一个示例性实施方式的一个或多个特征可以与本文描述的另一示例性实施方式的一个或多个特征组合，以提供本公开的另外的实施方式。此种变型和实施方式也意在落入所述权利要求的范围内。

Claims (10)

1.一种半导体结构体的制造方法，所述方法包括：
提供多层基片，所述多层基片包含：
基础基片，
位于所述基础基片的表面上的隐埋氧化物层，和
位于所述隐埋氧化物层上与所述基础基片相对的一侧的应变半导体层，所述应变半导体层包含结晶态半导体材料；
在所述应变半导体层的第二区域中注入离子，而不在所述应变半导体层的第一区域中注入离子，并且将所述应变半导体层的第二区域中的一部分所述结晶态半导体材料转化为非晶态材料，从而使所述应变半导体层的第二区域具有非晶态区域和下层结晶态区域；
使所述非晶态区域再结晶；
使元素从所述应变半导体层的第二区域的一部分扩散到所述应变半导体层的另一部分中，以使所扩散的元素的浓度在所述应变半导体层的第二区域的所述另一部分中增大，并改变所述应变半导体层的第二区域的应变状态，从而使所述应变半导体层的第二区域的应变状态与所述应变半导体层的第一区域的应变状态不同；和
形成第一多个晶体管通道结构体和第二多个晶体管通道结构体，在第一多个晶体管通道结构体中，每个晶体管通道结构体各自包含所述半导体层的第一区域的一部分；在第二多个晶体管通道结构体中，每个晶体管通道结构体各自包含所述半导体层的第二区域的一部分。
2.如权利要求1所述的方法，所述方法还包括将所述应变半导体层选择为包含应变硅。
3.如权利要求2所述的方法，所述方法还包括将所述应变半导体层选择为包含拉伸应变硅。
4.如权利要求2所述的方法，其中，在所述应变半导体层的第二区域中注入离子的过程包括：将锗离子注入所述应变半导体层的第二区域中以形成SiyGe1-y，其中y为约0.10～约0.50，并且其中，使元素从所述应变半导体层的第二区域的一部分扩散到所述应变半导体层的另一部分中的过程包括：使锗离子扩散到所述应变半导体层的第二区域的所述另一部分中。
5.如权利要求1所述的方法，其中，形成第一多个晶体管通道结构体和第二多个晶体管通道结构体的过程包括：形成第一多个鳍结构体和第二多个鳍结构体，在第一多个鳍结构体中，每个鳍结构体各自包含所述半导体层的第一区域的一部分，在第二多个鳍结构体中，每个鳍结构体各自包含所述半导体层的第二区域的一部分。
6.如权利要求1所述的方法，其中，使元素从所述应变半导体层的第二区域的一部分扩散到所述应变半导体层的另一部分中的过程包括使所述应变半导体层的第二区域中的应变松弛。
7.如权利要求1所述的方法，其中，使元素从所述应变半导体层的第二区域的一部分扩散到所述应变半导体层的另一部分中的过程包括在所述应变半导体层的第二区域上进行凝聚过程。
8.如权利要求7所述的方法，其中，在所述应变半导体层的第二区域上进行凝聚过程的步骤包括使所述应变半导体层的第二区域的一部分氧化。
9.如权利要求1所述的方法，其中，使所述非晶态区域再结晶的过程包括以所述下层结晶态区域对所述非晶态区域进行引晶再结晶。
10.如权利要求1所述的方法，所述方法还包括在使元素从所述应变半导体层的第二区域的一部分扩散到所述应变半导体层的另一部分中之前，在所述半导体层的第二区域上外延生长另外的半导体材料，而不在所述半导体层的第一区域上生长另外的半导体材料。
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