KR102496961B1 - 다양한 변형 상태를 가지는 트랜지스터 채널을 포함하는 반도체 구조를 제조하기 위한 방법, 및 관련 반도체 구조 - Google Patents

다양한 변형 상태를 가지는 트랜지스터 채널을 포함하는 반도체 구조를 제조하기 위한 방법, 및 관련 반도체 구조 Download PDF

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Abstract

반도체 구조를 제조하는 방법은, 변형된 반도체 층의 제 1 영역을 비정질로 하지 않고, 변형된 반도체 층의 제 2 영역에서 결정성 반도체 재료의 부분을 비정질로 하기 위해 다층 기판 상에 변형된 반도체 층의 제 2 영역에 이온을 주입하는 것을 포함한다. 비정질 영역은 재결정화되고, 원소는 변형된 반도체 층의 제 2 영역의 부분에서 확산된 원소의 농도를 농축하고, 변형된 반도체 층의 제 1 영역의 변형 상태에 대해 그 안의 변형 상태를 변경하기 위해 반도체 층 내에서 확산된다. 반도체 층의 제 1 영역의 부분을 각각 포함하는 제 1의 복수의 트랜지스터 채널 구조가 형성되고, 반도체 층의 제 2 영역의 부분을 각각 포함하는 제 2의 복수의 트랜지스터 채널 구조가 형성된다.

Description

다양한 변형 상태를 가지는 트랜지스터 채널을 포함하는 반도체 구조를 제조하기 위한 방법, 및 관련 반도체 구조{METHOD FOR FABRICATING SEMICONDUCTOR STRUCTURES INCLUDING TRANSISTOR CHANNELS HAVING DIFFERENT STRAIN STATES, AND RELATED SEMICONDUCTOR STRUCTURES}
본 개시 내용의 실시 예는 반도체 기판 상의 공통층(common layer)에 다양한 스트레스 상태를 가지는 n-형 금속-산화물-반도체(NMOS) 전계 효과 트랜지스터(field effect transistors) 및 p-형 금속-산화물-반도체(PMOS) 전계 효과 트랜지스터를 제조하는 데 사용될 수 있는 방법, 및 그와 같은 방법을 이용하여 제조되는 반도체 구조 및 장치에 관한 것이다.
반도체 장치 예컨대 마이크로프로세서 및 메모리 장치는 그것의 집적 회로의 기본의 주 동작 구조로서 솔리드 스테이트 트랜지스터(solid state transistor)를 채택한다. 반도체 구조 및 장치에 공통으로 채택되는 트랜지스터의 일 형태는, 일반적으로 소스 컨택트(source contact), 드레인 컨택트(drain contact), 및 하나 이상의 게이트 컨택트(gate contact)를 포함하는 전계 효과 트랜지스터(FET)이다. 반도체 채널(channel) 영역은 소스 컨택트와 드레인 컨택트 사이에서 연장한다. 하나 이상의 pn 접합이 소스 컨택트 및 게이트 컨택트 사이에 형성된다. 게이트 컨택트는 적어도 채널 영역의 부분에 인접하여 위치되고, 채널 영역의 도전율은 전계(electrical field)의 존재에 의해 변경된다. 따라서, 전계는 게이트 컨택트에 전압을 인가하여 채널 영역 내에 제공된다. 따라서, 예를 들어, 전류는 전압이 게이트 컨택트에 인가될 때 채널 영역을 통해 소스 컨택트로부터 드레인 컨택트로 트랜지스터를 통해 흐를 수 있지만, 게이트 컨택트에 인가된 전압이 존재할 때 소스 컨택트로부터 드레인 컨택트로 트랜지스터를 통해 흐를 수 없다.
최근에, "핀(fins)"이라 불리는 별개의 기다란 채널 구조를 채택하는 전계-효과 트랜지스터(FETs)가 개발되었다. 이와 같은 트랜지스터는 이 기술분야에서 종종 "핀펫(finFET)"으로서 불린다. finFET의 많은 다양한 구성이 이 기술에서 제안되어 있다.
finFET의 핀 또는 기다란 채널 구조는 n-형 또는 p-형으로 도핑될 수 있는 반도체 재료를 포함한다. n-형 도핑된 반도체 재료의 도전율은, n-형 도핑된 반도체 재료가 인장 응력(tensile stress)의 상태에 있을 때 개선될 수 있고, p-형 반도체 재료들의 도전율은 p-형 반도체 재료가 압축 응력(compressive stress)의 상태에 있을 때 개선될 수 있다는 것 또한 입증되었다.
이 요약은 단순화된 형태로 개념의 선택을 도입하기 위해 제공된다. 이 개념들은 이하의 개시 내용의 전형적인 실시 예의 상세한 설명에 더 상세히 기재된다. 이 요약은 청구된 요지의 주요 특징 또는 기본 특징을 식별하도록 의도되지 않고 또한 청구된 요지의 범위를 제한하기 위해 사용되도록 의도되지 않는다.
일부 실시 예에 있어서, 본 개시 내용은 반도체 구조를 제조하는 방법을 포함한다. 베이스 기판, 베이스 기판의 표면 위의 매립 산화물 층, 및 베이스 기판과 반대측의 매립 산화물 층 위의 변형된 반도체 층을 포함하는 다층 기판이 제공된다. 변형된 반도체 결정성 반도체 재료를 포함한다. 방법은 변형된 반도체 층의 제 1 영역으로의 이온 주입 없이, 변형된 반도체 층의 제 2 영역으로 이온을 주입하는 단계, 및 변형된 반도체 층의 제 2 영역이 비정질 영역 및 하부 결정 영역을 가지도록, 변형된 반도체 층의 제 2 영역의 결정성 반도체 재료의 부분을 비정질 재료로 변환하는 단계를 더 포함한다. 비정질 영역은 재결정화되고, 변형된 반도체 층의 제 2 영역의 다른 부분에서의 확산된 원소의 농도가 높아지고, 변형된 반도체 층의 제 2 영역이 변형된 반도체 층의 제 1 영역의 변형 상태와는 다른 변형 상태에 있도록, 변형된 반도체 층의 제 2 영역의 변형 상태를 변경하도록 원소는 변형된 반도체 층의 제 2 영역의 한 부분으로부터 변형된 반도체 층의 다른 부분으로 확산된다. 반도체 층의 제 1 영역의 부분을 각각 포함하는 제 1의 복수의 트랜지스터 채널 구조가 형성되고, 반도체 층의 제 2 영역의 부분을 각각 포함하는 제 2의 복수의 트랜지스터 채널 구조가 형성된다.
추가의 실시 예에 있어서, 본 개시 내용은 본원에 개시된 방법에 의해 제조될 수 있다. 예를 들어, 일부 실시 예에 있어서, 본 개시 내용은 베이스 기판, 베이스 기판의 표면 위의 매립 산화물 층, 및 베이스 기판과 반대측의 공통 평면인 매립 산화물 위에 배치되는 제 1의 복수의 트랜지스터 채널 구조 및 제 2의 복수의 트랜지스터 채널 구조를 포함하는 반도체 구조를 포함한다. 제 2의 복수의 트랜지스터 채널 구조의 각각의 트랜지스터 채널 구조는 2개 이상의 원소를 포함하는 응축 변형된 반도체 층을 포함한다. 제 1의 복수의 트랜지스터 채널 구조의 각각의 트랜지스터 채널 구조는 비응축 변형된 반도체 층을 포함한다. 제 2의 복수의 트랜지스터 채널 구조의 트랜지스터 채널 구조는 제 1의 복수의 트랜지스터 채널 구조의 트랜지스터 채널 구조의 결정학상 변형과는 다른 결정학상 변형을 가진다.
명세서는 특히 지적되고 본 발명의 실시 예로서 간주되는 것을 명백히 청구하는 청구항들로 종결되지만, 개시 내용의 실시 예의 이점은 첨부 도면과 함께 읽을 때 개시 내용의 실시 예의 특정 예의 설명으로부터 용이하게 확인될 수 있다.
도 1은 본 개시 내용의 실시 예에 따라 채택될 수 있는 변형된 반도체 층을 포함하는 다층 기판을 도시하는 단순화되고, 개략적으로 도시된 횡단면도이고;
도 2는 다층 기판의 부분 위에 마스크 층을 적용한 후의 도 1의 기판을 도시하고, 다층 기판의 마스킹되지 않은 부분에서 변형된 반도체 층으로의 이온의 주입을 도시하고;
도 3은 비정질 영역이 반도체 층 내에 형성되도록 그 안에 이온을 주입한 후의 반도체 층의 부분을 나타내는 도 1 및 2의 기판의 부분의 확대도이고;
도 4는 도 3과 유사하고 그 안에 비정질 영역을 재결정한 후의 반도체 층의 부분을 도시하고;
도 5는 도 3 및 4와 유사하고, 반도체 층의 표면으로부터 산화물 층을 제거한 후의 반도체 층의 부분을 도시하고;
도 6은 도 3 내지 5와 유사하고, 반도체 층을 두껍게(thicken)하도록 반도체 층 상에 추가의 반도체 재료를 에피택셜 증착(epitaxially depositing)한 후의 반도체 층의 부분을 도시하고;
도 7은 도 3 내지 6과 유사하고, 하나 이상의 원소로 반도체 층의 영역에 농축되고, 반도체 층의 영역의 변형 상태를 변경하도록, 그것의 한 영역으로부터 그것의 다른 영역으로 원소를 확산한 후의 반도체 층의 부분을 도시하고;
도 8은 베이스 기판 상의 매립 산화물 층 위에 다양한 변형 상태의 영역을 가지는 반도체 층을 포함하는 반도체-온-절연체(semiconductor-on-insulator, SeOI) 기판을 포함하는, 도 1-7을 참조하여 기재된 방법을 이용하여 제조되는 반도체 구조를 단순화, 개략적으로 도시한 횡단면도이고;
도 9는 도 8의 SeOI 기판으로부터 제조될 수 있고, 제 1 변형 상태를 가지는 반도체 층의 영역에 형성되는 제 1의 복수의 핀 구조 및 다양한 제 2 변형 상태를 가지는 반도체 층의 영역에 형성되는 제 2의 복수의 핀 구조를 포함하는 반도체 구조를 단순화, 개략적으로 도시한 횡단면도이고;
도 10은 도 8의 SeOI 기판로부터 제조될 수 있고, 다양한 변형 상태의 영역 사이에 형성되는 얕은 트렌치 격리 구조(shallow trench isolation structure)를 포함하는 다른 반도체 구조를 단순화, 개략적으로 도시한 횡단면도이고;
도 11은 본 개시 내용의 실시 예에 따라 채택될 수 있는 변형된 반도체 층을 포함하는 도 1의 것과 같은 다른 다층 기판을 단순화, 개략적으로 도시한 횡단면도이고;
도 12는 도 11의 기판의 변형된 반도체 층으로 형성되는 복수의 핀 구조를 도시하고;
도 13은 핀 구조의 전부가 아닌 일부에의 이온의 주입을 도시하고;
도 14는 핀 구조에의 이온을 주입하고 핀 구조 내에 비정질 영역을 형성한 후의 핀 구조의 일부를 나타내는 도 13의 기판의 부분의 확대도이고;
도 15는 도 14와 유사하고 그 안에 비정질 영역을 재결정한 후의 핀 구조를 도시하고;
도 16은 도 14 및 15와 유사하고, 하나 이상의 원소로 핀 구조의 영역에 농축되고 핀 구조의 변형 상태를 변경하도록 그것의 한 영역으로부터 그것의 다른 영역으로 원소를 확산한 후의 핀 구조를 도시하고;
도 17은 finFET 트랜지스터의 전형적인 구조를 도시한다.
본원에 제시된 예는 임의의 특정 반도체 구조, 장치, 시스템, 또는 방법의 실제 모습을 의미하지 않고, 개시 내용의 실시 예를 기재하기 위해 사용되는 단지 이상화된 표현이다.
본원에 사용되는 임의의 표제는 이하의 청구항 및 이들의 법적 등가물에 의해 정의된 본 발명의 실시 예의 범위를 제한하는 것으로 고려되지 않는다. 임의의 특정 표제에 기재된 개념은 전체 명세서를 통해 다른 섹션에서 일반적으로 적용 가능하다.
설명 및 청구항에서 용어 제 1 및 제 2는 유사한 원소를 구별하기 위해 사용된다.
본원에 사용되는 것과 같이, 용어 "핀(fin)" 및 "핀 구조(fin structure)"는 길이, 폭, 및 높이를 가지는 반도체 재료의 기다란, 3차원 유한 및 제한된 체적을 의미하고, 여기서, 길이는 폭보다 크다. 핀의 폭 및 높이는 일부 실시 예에서 핀의 길이에 따라 변할 수 있다.
반도체 구조를 제조하기 위해 사용될 수 있는 방법 및 그와 같은 방법을 이용하여 제조될 수 있는 반도체 구조가 이하 도면을 참조하여 기재된다.
도 1을 참조하면, 베이스 기판(base substrate, 102), 베이스 기판(102)의 표면 위의 매립 산화물(buried oxide, BOX) 층(104), 및 베이스 기판(102)과 반대측인, BOX 층(104) 위에 변형된 반도체 층(strained semiconductor layer, 106)을 포함하는 다층 기판(multi-layer substrate, 100)이 제공될 수 있다. 변형된 반도체 층(106)은 변형 실리콘 층을 포함할 수 있고, 다층 기판(100)은 변형 실리콘-온-절연체(strained silicon-on-insulator, SSOI) 기판을 포함할 수 있다.
베이스 기판(102)은 예를 들어, 반도체 재료(예컨대, 실리콘, 탄화 실리콘, 게르마늄, III-V 반도체 재료 등), 세라믹 재료(예컨대, 산화 실리콘, 산화 알루미늄, 탄화 실리콘 등), 또는 금속 재료(예컨대, 몰리브덴(molybdenum) 등)의 다이(die) 또는 웨이퍼(wafer)를 포함할 수 있다. 베이스 기판(102)은 일부 실시 예에 단결정 또는 다결정 미세구조를 가질 수 있다. 다른 실시 예에 있어서, 베이스 기판(102)은 비정질(amorphous)일 수 있다. 베이스 기판(102)은 예를 들어, 범위가 약 400 ㎛에서 약 900 ㎛(예컨대, 약 750 ㎛)에 이르는 두께를 가질 수 있고, 또한 더 얇거나 더 두꺼운 베이스 기판(102)이 채택될 수 있다.
베이스 기판(102)에 놓이는 층, 예컨대 BOX 층(104)은 다수의 다양한 프로세스 예를 들어, 화학적 기상 증착(chemical vapor deposition, CVD), 원자층 증착(atomic layer deposition, ALD), 물리적 기상 증착(physical vapor deposition, PLD), 기상 에피택시(vapor phase epitaxy, VPE), 분자 비임 에피택시(molecular beam epitaxy, MBE) 및 열산화(thermal oxidation) 중 어느 하나를 이용하여 에피택셜로 기판 위에 증착, "성장(grown)" 또는 형성(formed)된다. 추가의 실시 예에 있어서, 이들은 알려진 프로세스를 이용하여 다른 도너 기판(donor substrate)으로부터 베이스 기판(102)으로 전사(transfer)될 수 있다.
예시이고 제한하지 않는 방법에 의하여, 다층 기판(100)은, 산화물 층(즉, BOX 층(104))이 수용 기판과 전사된 층 반도체 층 사이에 배치되도록, 반도체 재료의 층이 도너 구조로부터 수용 기판(즉, 베이스 기판)으로 전사되는 SMART-CUT® 프로세스로서 당 분야에서 알려진 프로세스를 이용하여 형성될 수 있다. SMART-CUT® 프로세스는, 예를 들어 Bruel의 미국 특허 제 RE39,484 호(2007년 2월 6일 발행), Aspar 등의 미국 특허 제 6,303,468 호(2001년 10월 16일 발행), Aspar 등의 미국 특허 제 6,335,258 호(2002년 1월 1일 발행), Moriceau 등의 미국 특허 제 6,756,286 호(2004면 6월 29일 발행), Aspar 등의 미국 특허 제 6,809,044 호(2004년 10월 26일 발행), 및 Aspar 등의 미국 특허 제 6,946,365 호(2005년 9월 20일)에 기재되어 있다.
BOX 층(104)은 예를 들어, 산화물(예컨대, 이산화 실리콘, 산화 알루미늄, 산화 하프늄(hafnium oxide) 등), 질화물(예컨대, 질화 실리콘), 산화질화물(oxynitride, 예컨대, 산화 질화 실리콘(silicon oxynitride)), 또는 그와 같은 유전체(dielectric) 재료의 조합을 포함할 수 있다. BOX 층(104)은 결정성 또는 비정질일 수 있다. BOX 층(104)은 예를 들어 약 10 nm와 약 200 nm 사이의 평균 층 두께를 가질 수 있고, 또한 더 얇거나 더 두꺼운 BOX 층(104)이 본 개시 내용의 실시 예에 채택될 수 있다.
변형된 반도체 층(106)은 변형된(압축 또는 인장(compressive or tensile)) 결정성 반도체 재료, 예컨대 인장 변형된 실리콘(Si)의 층을 포함할 수 있다. 다른 실시 예에 있어서, 변형된 반도체 층(106)은, 변형된 게르마늄(Ge), 변형된 실리콘 게르마늄(SiGe), 또는 변형된 III-V 반도체 재료를 포함할 수 있다. 따라서, 변형된 반도체 재료(106)는 보통은 평형 상태에서 독립된 벌크 형태로 각각의 반도체 재료의 결정 구조에 의해 나타내어질 수 있는 완화된 격자 파라미터(relaxed lattice parameters) 위에(인장 변형된) 또는 아래에(압축 변형된) 있는 격자 파라미터를 나타내는 결정 구조를 가질 수 있다. 변형된 반도체 층(106)은 약 50 nm 이하, 또는 심지어 약 10 nm 이하의 평균 층 두께를 가질 수 있다. 변형된 반도체 층(106)은 변형된 반도체 층(106)의 임계 두께보다 얇은 평균 층 두께를 가질 수 있다. 변형된 반도체 층(106)이 도너 기판으로부터 베이스 기판(102)으로 전사되는 변형 실리콘 층을 포함하고, 변형된 반도체 층(106)이 층 전사 프로세스 이전에 도너 기판 상의 SiGe 버퍼(buffer) 층 상에 에피택셜 성장되는 실시 예에 있어서, 변형 실리콘 층의 임계 두께는 SiGe 버퍼 층 중의 게르마늄 농도의 함수일 수 있고, 임계 두께는 게르마늄 농도가 증가함에 따라 감소한다. 변형된 반도체 재료(106)의 더 두꺼운 층이 또한 본 개시 내용의 실시 예에 채택될 수 있다. 변형된 반도체 층(106)은 예를 들어 딘(Thean) 등의 "Uniaxial-Biaxial Stress Hybridization for Super-Critical Strained-Si Directly On Insulator(SC-SSOI) PMOS With Different Channel Orientations, IEEE International(Electron Devices Meeting, Washington, DC 2005), pages 509-512"에 개시된 에피택시 증착 기술을 이용하여 변형 완화(strain relaxation)를 떨어뜨리지 않고, 그것의 베이스 기판(102)으로의 전사 후, 그것의 임계 두께보다 더 큰 두께로 두껍게 될 수 있다.
비제한적인 특정 예로서, 도너 기판(100)의 베이스 기판(102)은 단결정 실리콘 기판을 포함할 수 있고, BOX 층(104)은 이산화 실리콘(SiO2)을 포함할 수 있고, 변형된 반도체 층(106)은 그것의 결정 구조에서 국부화된 결함의 완화 및 형성의 시작을 피하기 위해 그것의 각각의 임계 두께보다 얇은 두께를 가지는 인장 변형된 단결정 실리콘(strained monocrystalline silicon, sSi)을 포함할 수 있다.
일부 실시 예에 있어서, 자연 산화물 층 또는 증착된 산화물일 수 있는 산화물 층(108)은, BOX 층(104)과 반대측인 변형된 반도체 층(106)의 주면(major surface) 위에 존재할 수 있다. 다른 실시 예에 있어서, 산화물 층(108)은 존재하지 않을 수 있다.
도 2를 참조하면, 패터닝된 마스크 층(110)이 변형된 반도체 층(106) 위에 제공될 수 있다. 패터닝된 마스크 층(110)은 변형된 반도체 층(106)의 하나 이상의 영역을 덮을 수 있고, 변형된 반도체 층(106)의 다른 영역은 패터닝된 마스크 층(110)에 의해 덮이지 않을 수 있다. 비제한적인 예로서, 도 2는 패터닝된 마스크 층(110)에 의해 덮이는 변형된 반도체 층(106A)의 제 1 영역, 및 패터닝된 마스크 층(110)에 의해 덮이지 않은 변형된 반도체 층(106B)의 제 2 영역을 도시한다.
패터닝된 마스크 층(110)은 하드 마스크 층 재료, 예컨대 산화물 층, 질화물 층, 또는 산화질화물 층 중 하나 이상을 포함할 수 있다. 패터닝된 마스크 층(110)은 다층 기판(100) 위에 하드 마스크 재료의 연속 층을 증착하거나 또는 그렇지 않으면 제공하고, 이어서 변형된 반도체 층(106)의 영역을 덮지 않기 위해 하드 마스크 재료의 부분을 제거하기를 원하는 위치에서 하드 마스크 재료를 통해 구멍(aperture)을 형성하기 위해 포토리소그래픽 마스킹(photolithographic masking) 및 에칭(etching) 프로세스를 이용하여 하드 마스크 재료를 패터닝하여 형성될 수 있다. 다른 실시 예에 있어서, 패터닝된 마스크 층(110)은 포토레지스트 마스킹 재료(photoresist masking material)를 포함할 수 있다.
도 2를 계속 참조하면, 패터닝된 마스크 층(110)을 형성한 후, 이온은 패터닝된 마스크 층(110)에 의해 덮인 변형된 반도체 층(106)의 영역 또는 영역들, 예컨대 변형된 반도체 층(106A)의 제 1 영역에 이온을 주입하지 않고, 패터닝된 마스크 층(110)에 의해 덮이지 않는 변형된 반도체 층(106)의 영역 또는 영역들(방향 화살표들로 표시됨), 예컨대 변형된 반도체 층(106B)의 제 2 영역에 주입될 수 있다. 이온은 마스크 층(110)의 구멍을 통해 변형된 반도체 층(106A)의 제 1 영역의 일부가 될 수 있는 한편, 마스크 층(110)은 변형된 반도체 층(106B)의 제 2 영역을 차폐(shield)하고 이온이 그 안에 주입되는 것을 방지한다.
일부 실시 예에 있어서, 산화물 층(108)은, 존재한다면, 변형된 반도체 층(106)의 표면이 노출되도록 변형된 반도체 층(106) 위에서 제거될 수 있다. 그러나, 다른 실시 예에 있어서, 이온은 산화물 층(108)을 통해 변형된 반도체 층(106)에 주입될 수 있다.
이온의 주입은 변형된 반도체 층(106)의 결정성 반도체 재료의 부분을 비정질 재료로 변환할 수 있다. 따라서, 이온이 주입되는 반도체 층(106)의 영역 또는 영역들은 도 3의 확대도에 도시된 것과 같이, 비정질 영역(112) 및 하부 결정 영역(underlying crystalline region, 114)을 가질 수 있다.
주입된 이온은 반도체 층(106)의 결정 구조에 존재하는 적어도 하나의 원소와는 다른 원소의 이온일 수 있다. 예를 들어, 변형된 반도체 층이 변형된 실리콘(sSi)을 포함하는 실시 예에 있어서, 주입된 이온은 실리콘과는 다른, 예를 들어 게르마늄 이온을 포함할 수 있다. 이에 대한 이유는, 반도체 층(106) 중의 다른 원소에 대해 다른 원자 반경을 가지는 주입된 이온이 이하에 더 상세히 기재되는 후속 처리(subsequent processing)에서 반도체 층(106)의 변형 상태를 나중에 변경(alter)하기 위해 사용될 수 있기 때문이다.
이하의 표 1은, 40-50 KeV의 이온 주입 에너지로 수행되는 게르마늄 이온 주입 프로세스의 다섯개(5)의 다양한 노출량 각각에 대하여, 반도체 층(106)의 층 두께에서 인장 변형된 실리콘 반도체 층(106) 중의 게르마늄 농도 및 게르마늄 함량의 예를 제공한다.
표 1
Figure 112015090457982-pat00001
도 4를 참조하면, 영역 또는 영역들이 비정질 영역(112) 및 하부 결정 영역(114)(도 3에 나타냄)을 포함하도록 변형된 반도체 층(106)의 영역 또는 영역에 이온을 주입한 후, 반도체 층(106)의 비정질 영역(112)은 재결정화(recrystallized)될 수 있다. 예를 들어, 도 4에 나타낸 것과 같이, 상승된 온도의 노(furnace)에서 행해지는 어닐링 프로세스는, 비정질 영역(112)을 재결정화하고, 재결정화된 영역(120)을 형성하는 데 사용될 수 있다. 재결정화 시, 재결정화된 영역(120)은 초기에 형성되는 반도체 층(106)에 존재하는 적어도 하나의 원소(예컨대, 실리콘)에 대해 다양한 원자 반경을 가지는 주입된 이온(예컨대, 게르마늄 이온)의 존재로 인해, 변형된 반도체 층(106A)(도 2)의 제 1 영역의 변형 상태와는 다른 변형 상태에 있을 수 있다.
따라서, 초기에 형성되는 변형된 반도체 층(106)은 인장 변형된 실리콘을 포함하고, 주입된 이온은 게르마늄 이온을 포함하는 실시 예에 있어서, 재결정화된 영역(120)은 SiyGe1 -y을 포함할 수 있고, 상기 y는 약 0.01에서 약 0.50이고, 또는 일부 실시 예에서는 약 0.10에서 약 0.20이다.
재결정화 프로세스 동안, 반도체 층(106)의 비정질 영역(112)의 재결정화는, 반도체 층(106)의 하부 결정 영역(114)에 의해 시딩(seeded)될 수 있다. 반도체 층(106)의 하부 결정 영역(114)은 실리콘을 포함할 수 있고, 재결정화된 영역(120)은 SiyGe1 -y를 포함할 수 있으므로, SiyGe1 -y의 재결정화된 영역(114)은 하부 Si 위에 형성되고, SiyGe1 -y의 결정 격자는 하부 Si에 의해 제한될 수 있고, 그 결과 SiyGe1 -y의 재결정화된 영역은 압축 변형의 상태에 있다(SiyGe1 -y의 격자 파라미터는 Si의 격자 파라미터보다 큰데, 그 이유는 Ge의 원자 반경이 Si의 것보다 크기 때문이다).
도 5를 참조하면, 재결정화된 영역(120)을 형성하기 위해 반도체 층(106)의 비정질 영역(112)을 재결정화한 후, 선택적 산화물 층(optional oxide layer, 108)은, 존재한다면, 화학적 에칭 프로세스, 기계적 폴리싱 프로세스, 또는 화학-기계적 폴리싱(chemical-mechanical polishing, CMP) 프로세스 중 하나 이상을 이용하여 제거될 수 있다.
도 6에 나타낸 것과 같이, 일부 실시 예에 있어서, 추가의 반도체 재료(124)는, 반도체 층(106A)의 제 1 영역 상에 추가의 반도체 재료를 에피택셜 성장시키지 않고, 반도체 층(106B)의 제 2 영역 상에 선택적으로 에피택셜 성장될 수 있다. 추가의 반도체 재료(124)는 예를 들어 실리콘 또는 Si1 - yGey을 포함할 수 있다.
일부 실시 예에 있어서, 추가의 반도체 재료(124)의 성장은, 도면의 순서로 도시되어 있는 것과 같이 재결정화된 영역(120)을 형성하기 위해 비정질 영역(112)을 재결정한 후 행해질 수 있다. 그러나, 다른 실시 예에 있어서, 추가의 반도체 재료(124)의 성장은 반도체 층(106B)의 제 2 영역으로 이온을 주입하고 비정질 영역(112)(도 3)을 형성하기 전에 행해질 수 있다. 도 6과 관련하여 논의된 것과 같은 추가의 반도체 재료(124)의 선택적 에피택셜 성장은, 또한, 도 2를 참조하여 기재된 이온 주입 프로세스 이전에 수행될 때, 더 높은 양의 이온의 주입을 가능하게 할 수 있고, 이것은 반도체 층(106B)의 제 2 영역에서 주입된 이온의 더 높은 농도, 및 도 7을 참조하여 이하에 기재되는 더 긴 열 확산 프로세스의 성능, 및 그러므로 반도체 층(106B)의 제 2 영역의 변형 상태의 더 큰 정도의 변경을 얻는 것을 허용할 수 있다.
반도체 층(106B)의 제 2 영역 위에 선택적으로 에피택셜 성장되는 추가의 반도체 재료(124)의 두께는, 도 7을 참조하여 이하에 기재되는 확산 및 농축(enrich) 프로세스에 이어, 반도체 층(106B)의 제 2 영역의 두께가 도 7을 참조하여 기재된 확산 및 농축 프로세스를 받지 않은, 반도체 층(106A)의 제 1 영역의 두께와 적어도 실질적으로 같을 수 있도록 선택될 수 있다.
도 7을 참조하면, 재결정화된 영역(120)을 형성하기 위해 반도체 층(106B)의 제 2 영역의 비정질 영역(112)을 재결정화한 후, 반도체 층(106B)의 제 2 영역의 다른 부분에 확산된 원소가 농축되고, 반도체 층(106B)의 제 2 영역의 변형 상태를 변경하도록, 원소는 반도체 층(106B)의 제 2 영역의 재결정화된 영역(120)의 한 부분으로부터 반도체 층(106B)의 제 2 영역의 다른 부분으로 확산될 수 있다.
예를 들어, 응축 프로세스(condensation process, "서멀 믹싱(thermal mixing)" 프로세스로서 종종 불림) 또는 다른 유형의 프로세스가 반도체 층(106B)의 제 2 영역 내에 원소를 확산시키기 위해 사용될 수 있고, 그 결과 인장 변형을 선택적으로 감소시키고, 압축 변형을 증가시키고, 및/또는 반도체 층(106A)의 제 1 영역에서의 변형 레벨에 대해 반도체 층(106B)의 제 2 영역에서의 변형을 완화시키도록, 원소는 반도체 층(106B)의 제 2 영역의 부분 내에서 응집되고 농축된다. 이와 같은 실시 예에 있어서, 원소는 반도체 층(106A)의 제 1 영역 내에서 임의의 실질적인 방식으로 확산되지 않을 수 있다. 다시 말해서, 응축 프로세스는 반도체 층(106B)의 제 2 영역에 대해서만 행해질 수 있고, 반도체 층(106A)의 제 1 영역에 대해서는 행해지지 않을 수 있다. 이와 같은 응축 프로세스는 이하에 기재되어 있다.
도 7은 도 3 내지 6과 유사하고, 반도체 층(106B)의 제 2 영역에 대해 응축 프로세스를 행한 후의 다층 기판(100)을 도시한다. 응축 프로세스는 산화 분위기(예컨대, HCL이 있거나 없는 건조 O2)에서 상승된 온도(예컨대, 대략 약 900℃와 약 1150℃ 사이의)의 노에서 산화 프로세스를 반도체 층(106B)의 제 2 영역에 행하는 것을 포함할 수 있다. 그 결과 산화 프로세스는 반도체 층(106B)의 제 2 영역의 표면에 산화물 층(122)을 형성할 수 있고, 반도체 층(106B)의 제 2 영역의 상측 영역 내로부터 반도체 층(106B)의 제 2 영역의 하측 영역으로 원소를 확산시킬 수 있다.
변형된 반도체 층(106)이 변형된 실리콘(sSi)을 포함하는 실시 예에 있어서, 도 2를 참조하여 기재된 반도체 층(106B)의 제 2 영역에 주입된 이온은, 게르마늄 이온을 포함할 수 있고, 게르마늄 원자는 응축 프로세스 동안 반도체 층(106B)의 제 2 영역으로 더 확산할 수 있다. 산화물 층(122)은 반도체 층(106B)의 제 2 영역의 표면에 형성할 수 있고, 반도체 층(106B)의 제 2 영역으로 두께로 성장할 수 있다. 산화물 층(122)의 두께가 게르마늄 응축 프로세스 동안 성장하므로, SiyGe1 -y 반도체 층(106)의 두께는 감소하고, 반도체 층(106) 중의 게르마늄 농도는 SiyGe1 -y 반도체 층(106)이 그 안에 원하는 게르마늄 농도를 가질 때까지 증가한다. 반도체 층(106B)의 제 2 영역 내의 게르마늄의 확산 및 농도는, 변형된 반도체 층(106) 내에서 임의의 인장 변형을 감소시킬 수 있고, 변형된 반도체 층(106) 내에서 압축 변형의 변형 및/또는 발생의 완화로 이어질 수 있다.
결과적으로, 반도체 층(106A)의 제 1 영역은, 제 1 변형 상태에 있을 수 있고 반도체 층(106B)의 제 2 영역은 제 1 변형 상태와는 다른 제 2 변형 상태에 있을 수 있다.
확산 및 농축 프로세스(예컨대, 응축 프로세스)에서 형성된 산화물 층(122)은, 후속 처리 전에 반도체 층(106B)의 제 2 영역으로부터 제거될 수 있다.
앞에서 언급한 것과 같이, 반도체 층(106A)의 제 1 영역은, 인장 변형 실리콘 층을 포함할 수 있다. 반도체 층(106A)의 제 1 영역에서의 인장 변형은, 반도체 층(106A)의 제 1 영역의 부분을 포함하는 채널 영역을 가지는 n-형 FET 트랜지스터를 형성하기 위해 바람직할 수 있는, 반도체 층(106A)의 제 1 영역 내에 향상된 전자 이동도(improved electron mobility)를 제공할 수 있다. 반도체 층(106B)의 제 2 영역에서 수행되는 이온-주입 및 재결정화 프로세스, 및 응축 프로세스는 반도체 층(106B)의 제 2 영역의 부분을 포함하는 채널 영역을 가지는 p-형 FET 트랜지스터를 형성하기 위해 바람직할 수 있는, 반도체 층(106B)의 제 2 영역 내에서 정공 이동도(hole mobility)를 향상시킬 수 있다.
도 8에 나타낸 것과 같이, 반도체 층(106) 위에 있는 산화물 층(108) 및 마스크 층(110)은, 반도체 구조(130)를 형성하기 위해 제거될 수 있다. 도 1-7을 참조하여 기재된 방법에 의해 형성되는, 도 8에 나타낸 반도체 구조(130)는, 베이스 기판(102), 베이스 기판(102)의 표면 위의 BOX 층(108), 및 베이스 기판(102)과 반대측인 BOX 층(104) 위의 공통 평면에서 BOX 층(104) 위에 배치되는 반도체 층(106A)의 제 1 영역, 및 반도체 층(106B)의 제 2 영역을 포함한다. 반도체 구조(130)는 n-형 및 p-형 트랜지스터 둘 다를 포함하는 반도체 장치의 제조를 완료하기 위해 후속 처리될 수 있다. n-형 트랜지스터는 반도체 층(106)의 제 1 영역 위 및/또는 제 1 영역에 형성될 수 있고, p-형 트랜지스터는 반도체 층(106)의 제 2 영역 위 및/또는 제 2 영역에 형성될 수 있다.
도 9는, 예를 들어, 반도체 층(106A)의 제 1 영역의 부분을 각각 포함하는 제 1의 복수의 핀 구조(132A), 및 반도체 층(106B)의 제 2 영역의 부분을 각각 포함하는 제 2의 복수의 핀 구조(132B)의 형성을 도시한다. 핀 구조(132A, 132B) 각각은 finFET 타입 트랜지스터에서 트랜지스터 채널 구조로서 사용하기 위한 크기로 되어 있고 구성되어 있다. 비제한적인 예로서, 핀 구조(132A, 132B) 각각은 약 15 nm 이하의 평균 폭을 가지도록 형성될 수 있다.
제 2의 복수의 핀 구조(132B)의 핀 구조(132B)는 제 1의 복수의 핀 구조(132A)의 핀 구조(132A)의 결정학상 변형(crystallographic strain)과는 다른 결정학상 변형을 가진다. 제 1의 복수의 핀 구조(132A)의 각각의 핀 구조(132A)는, 비응축된(non-condensed) 변형된 반도체 재료를 포함한다. 제 2의 복수의 핀 구조(132B)의 각각의 핀 구조(132B)는 2개 이상의 원소(예컨대, 실리콘 및 게르마늄)를 포함하는 응축 변형된 반도체 재료를 포함한다.
제 1 및 제 2의 복수의 핀 구조(132A, 132B)를 형성한 후, 제 1의 복수의 핀 구조(132A)를 포함하는 제 1의 복수의 n-형 finFET 트랜지스터가 형성될 수 있고, 제 2의 복수의 핀 구조(132B)를 포함하는 제 2의 복수의 p-형 finFET 트랜지스터가 형성될 수 있다.
추가의 실시 예에 있어서, 도 10에 도시된 것과 같이, 도 8의 반도체 구조(130)는, 반도체 층(106A)의 제 1 영역 위 및/또는 제 1 영역에 복수의 통상의 평면의 n-형 금속-산화물 반도체 전계 효과 트랜지스터(n-type metal-oxide semiconductor field effect transistors, NMOS FETs)를 형성하고, 반도체 층(106B)의 제 2 영역 위 및/또는 제 2 영역에 복수의 통상의 평면의 p-형 금속-산화물 반도체 전계 효과 트랜지스터(p-type metal-oxide semiconductor field effect transistors, PMOS FETs)를 형성하기 위해 후속 처리될 수 있다. 예를 들어, 하나 이상의 얕은 트렌치 격리(shallow trench isolation, STI) 구조(134)는, 반도체 층(106)에 형성될 트랜지스터 채널 영역을 전기적으로 격리시키도록 반도체 층(106)을 통해 부분적으로 또는 전체적으로 형성될 수 있다. 통상의 STI 처리는 반도체 층(106)에 트랜지스터 채널 구조를 규정하기 위해 사용될 수 있다. 그와 같은 처리에 있어서, 마스킹 및 에칭 프로세스가 인접한 트랜지스터 채널 구조 사이에 트렌치를 형성하기 위해 사용될 수 있고, 유전체 재료는 트랜지스터 채널 구조 사이에 STI 구조(134)를 형성하기 위해 트렌치 내에 제공될 수 있다. 따라서, 반도체 층(106) 내의 STI 구조(134)는 반도체 층(106)에 규정될 트랜지스터 채널 구조를 전기적으로 격리하기 위해 사용될 수 있다. 비록 하나의 STI 구조(134)만이 도 10에 도시되어 있지만, 복수의 그와 같은 STI 구조(134)는 반도체 층(106)에 트랜지스터 채널 구조를 규정하기 위해 사용될 수 있다.
반도체 층(106)에 STI 구조(134)을 형성한 후, 반도체 층(106A)의 제 1 영역의 부분을 각각 포함하는 제 1의 복수의 트랜지스터 채널 구조가 형성될 수 있고, 반도체 층(106B)의 제 2 영역의 일부를 각각 포함하는 제 2의 복수의 트랜지스터 채널 구조가 형성될 수 있다. 트랜지스터 채널 구조는 MOS FET 형 트랜지스터에 트랜지스터 채널 구조로서 사용하기 위한 크기로 될 수 있고 구성될 수 있다.
반도체 층(106A)의 제 1 영역에 형성된 nMOS FET 트랜지스터 채널 구조는, 반도체 층(106B)의 제 2 영역에 형성된 pMOS FET 트랜지스터 채널 구조의 결정학상 변형과는 다른 결정학상 변형을 가진다. 제 1 및 제 2의 복수의 트랜지스터 채널 구조를 형성한 후, 제 1의 복수의 트랜지스터 채널 구조를 포함하는 제 1의 복수의 NMOS FET 트랜지스터가 형성될 수 있고, 제 2의 복수의 트랜지스터 채널 구조를 포함하는 제 2의 복수의 PMOS FET 트랜지스터가 형성될 수 있다.
추가의 실시 예에 있어서, STI 구조(134)를 형성하기 전에, 제 1의 복수의 트랜지스터 채널 구조를 포함하는 제 1의 복수의 NMOS FET 트랜지스터가 형성될 수 있고, 제 2의 복수의 트랜지스터 채널 구조를 포함하는 제 2의 복수의 PMOS FET 트랜지스터가 형성될 수 있다. 도 11 내지 16은 도 1 내지 9를 참조하여 위에 기재한 것과 유사한 동일-평면(co-planar) n-형 및 p-형 finFET 트랜지스터를 제조하기 위해 사용될 수 있는 방법의 추가의 실시 예를 도시한다.
도 11은 도 1을 참조하여 본원의 이전에 기재된 것과 같이 베이스 기판(102), 매립 산화물 층(104), 및 변형된 반도체 층(106)을 포함하는 다층 기판(140)을 도시한다.
도 12에 나타낸 것과 같이, 변형된 반도체 층(106)은 예를 들어 변형된 반도체 층(106)의 영역을 각각 포함하는 핀 구조(142)를 형성하기 위해 마스킹 및 에칭 프로세스를 이용하여 패터닝될 수 있다. 핀 구조(142)는 이 기술에서 알려진 finFET 제조 프로세스를 이용하여 형성될 수 있고, 스페이서-규정 이중 패터닝(Spacer-Defined Double Patterning: SDDP) 프로세스("사이드-월 이미지 전사(Side-wall Image Transfer)" 프로세스로도 당 분야에서 알려짐)을 포함할 수 있다. 핀 구조(142)는 제 2의 복수의 핀 구조(142B) 및 제 1의 복수의 핀 구조(142A)를 포함할 수 있다.
도 13을 참조하면, 하나 이상의 마스킹 층이 핀 구조(142) 위에 증착될 수 있다. 마스킹 층은 예를 들어 패시베이팅 산화물 층(passivating oxide layer, 144), 질화물 층(146), 및 마스크 층(148)을 포함할 수 있다. 마스크 층(148)은 예를 들어 제 2의 복수의 핀 구조(142B)를 관통하여 구멍을 형성하기 위해 패터닝될 수 있는 포토레지스트 마스킹 재료를 포함할 수 있다. 산화물 층(144) 및 질화물 층(146)의 하나 또는 둘 다는, 하나 이상의 에칭 프로세스를 이용하여 제거될 수 있고, 여기서 이들은 마스크 층(148)에서 구멍을 통해 부식액(etchant)에 노출되고, 마스크 층(148)은 부식액으로부터 구조의 나머지를 차폐한다. 도 13에 나타낸 것과 같이, 일부 실시 예에 있어서, 제 2의 복수의 핀 구조(142B) 위에 놓이는 질화물 층(146)의 영역은 에칭 프로세스를 이용하여 제거될 수 있고, 한편 산화물 층(144)의 적어도 일부를 제 2의 복수의 핀 구조(142B) 위에서 제자리에 남을 수 있다. 그러나, 다른 실시 예에 있어서, 제 2의 복수의 핀 구조(142B) 위에 놓이는 산화물 층(144)의 부분은 적어도 실질적으로 완전히 제거될 수 있다. 마스크 층(148)은 후속 처리 이전에 선택적으로 제거될 수 있고, 또는 마스크 층(148)은 도 13에 나타낸 것과 같이 제자리에 남을 수 있다.
도 14에 나타낸 것과 같이, 이온은 제 2의 복수의 핀 구조(142B)의 부분에 비정질 영역(150)을 형성하도록 도 2를 참조하여 이전에 기재된 프로세스에서, 도 13에 나타낸 것과 같이, 마스크 층(148) 및 질화물 층(146)의 하나 또는 둘 다의 구멍을 통해 제 2의 복수의 핀 구조(142B)에 주입될 수 있다. 제 2의 복수의 핀 구조(142B)는 실질적으로 도 3을 참조하여 이전에 기재된 것과 같이, 비정질 영역들(150) 아래에 남아 있는 변형된 반도체 층(106)의 결정성 영역들(114)을 포함할 수 있다.
도 15를 참조하면, 비정질 영역(150)을 형성한 후, 비정질 영역(150)은 재결정화된 영역(154)을 형성하기 위해 재결정화될 수 있다. 재결정화 프로세스는 도 4를 참조하여 이전에 기재된 것과 같이 행해질 수 있다.
도 16을 참조하면, 확산 및 농축 프로세스(예컨대, 응축 프로세스)는 재결정화된 영역(154)(도　15)을 형성한 후, 도 7을 참조하여 이전에 기재된 방식으로 제 2의 복수의 핀 구조(142B)에 대해 행해질 수 있다. 확산 및 농축 프로세스는, 제 2 복수의 핀 구조(142B) 각각 위에 산화물 층(156)을 형성시킬 수 있다.
선택적으로, 추가의 반도체 재료의 에피택셜 성장이 또한 도 5 및 6을 참조하여 앞에서 기재된 것과 같이, 확산 및 농축 프로세스를 수행하기 전에 제 2의 복수의 핀 구조(142B)에 대해 행해질 수 있다.
따라서, 제 2의 복수의 핀 구조(142B)는 p-형 finFET 트랜지스터를 형성하기 위한 크기로 구성되어 있는 트랜지스터 채널 구조를 포함하고, 제 1의 복수의 핀 구조(142A)는 n-형 finFET 트랜지스터를 위한 크기로 구성되어 있는 트랜지스터 채널 구조를 포함할 수 있다.
도 11-16을 참조하여 앞에 기재된 것과 같이, 제 1 및 제 2의 복수의 핀 구조(142A, 142B)를 형성한 후, 제 1의 복수의 핀 구조(142A)를 포함하는 제 1의 복수의 NMOS finFET 트랜지스터가 형성될 수 있고, 제 2의 복수의 핀 구조(142B)를 포함하는 제 2의 복수의 PMOS finFET 트랜지스터가 형성될 수 있다.
도 17은 본 개시 내용의 실시 예(도 9의 핀 구조)에 따라 제 2의 복수의 핀 구조(142B) 및/또는 제 1의 복수의 핀 구조(142A)를 이용하여 제조될 수 있는 finFET 트랜지스터 구성의 비제한적이고 단순화된 전형적인 실시 예를 도시한다. finFET의 많은 다양한 구성이 당 분야에서 알려져 있고 이 개시 내용의 실시 예에 따라 채택될 수 있고, 도 17의 finFET 구조는 그와 같은 finFET 구조의 예로서 단지 제시되었다는 것이 주목되어야 한다.
도 17에 나타낸 것과 같이, finFET 트랜지스터(160)는 소스 영역(source region, 162), 드레인 영역(drain region, 164), 및 소스 영역(162)과 드레인 영역(164) 사이에서 연장하는 채널을 포함하다. 채널은, 핀, 예컨대 제 1 핀 구조(142A) 또는 제 2 핀 구조(142B)에 의해 규정되고 이들을 포함한다. 일부 실시 예에 있어서, 소스 영역(162) 및 드레인 영역(164)은, 핀 구조(142)의 길이방향 단부 부분(longitudinal end portions)을 포함할 수 있고, 또는 이들에 의해 규정될 수 있다. 도전 게이트(conductive gate, 166)는 소스 영역(162)과 드레인 영역(164) 사이에서 적어도 핀 구조(142)의 부분 위에서 및 인접하여 연장한다. 게이트(166)는 유전체 재료(168)에 의해 핀 구조(142)로부터 분리될 수 있다. 게이트(166)는 다층 구조를 포함할 수 있고, 반도체 및/또는 도전성 층을 포함할 수 있다. 금속, 금속 화합물 또는 모두, 예컨대 도전성 실리사이드(conductive silicide)를 포함하는 저-저항 층(low-resistance layer)이 소스 영역(162) 및/또는 드레인 영역(164)과 전기 접촉을 형성하기 위해 소스 영역(162) 및/또는 드레인 영역(164) 위에 증착될 수 있다.
유리하게는, 채널에서의 인장 응력/변형은, NMOS finFET 트랜지스터의 성능을 증가시키고 임계 전압(threshold voltage)을 감소시킬 수 있고, 반면 채널에서의 감소된 인장 응력/변형(예컨대, 더 작은 인장 응력, 인장 또는 압축 응력 없이, 또는 압축 응력)은, PMOS finFET 트랜지스터의 성능을 증가시키고 임계 전압을 감소시킬 수 있다. 일부 기능에 있어서, 고성능이 요구되기 때문에 변형된 장치가 유리할 수 있고, 일부 다른 기능에 있어서는, 성능은 중요하지 않고, 높은 임계 전압이 유리하다. 본 개시 내용의 실시 예로, 제조업자는 공통의 FET 트랜지스터 평면에서 동일한 장치의 다양한 finFET 또는 MOSFET 트랜지스터의 결정 격자(crystal lattices)에 다양한 레벨의 응력 및 변형을 선택적으로 포함시킬 수 있다.
개시 내용의 추가의 비제한적이고 전형적인 실시 예가 이하에 제시된다.
실시 예 1: 반도체 구조를 제조하는 방법에 있어서, 베이스 기판, 상기 베이스 기판의 표면 위의 매립 산화물 층, 및 상기 베이스 기판과 반대측인 상기 매립 산화물 층 위에 결정성 반도체 재료로 구성된 변형된 반도체 층을 포함하는 다층 기판을 제공하는 단계; 상기 변형된 반도체 층의 제 1 영역에 이온 주입없이 상기 변형된 반도체 층의 제 2 영역에 이온을 주입하고, 상기 변형된 반도체 층의 제 2 영역이 비정질 영역 및 하부 결정 영역을 가지도록, 상기 변형된 반도체 층의 상기 제 2 영역의 상기 결정성 반도체 재료의 부분을 비정질 재료로 변환하는 단계; 상기 비정질 영역을 재결정화하는 단계; 상기 변형된 반도체 층의 상기 제 2 영역의 다른 부분에서의 상기 확산된 원소의 농도를 농축하고 상기 변형된 반도체 층의 상기 제 2 영역이 상기 변형된 반도체 층의 상기 제 1 영역의 변형 상태와 다른 변형 상태에 있도록, 상기 변형된 반도체 층의 상기 제 2 영역의 변형 상태를 변경하기 위해 상기 변형된 반도체 층의 상기 제 2 영역의 한 부분으로부터 상기 변형된 반도체 층의 다른 부분으로 원소를 확산시키는 단계; 및 상기 반도체 층의 상기 제 1 영역의 부분을 각각 포함하는 제 1의 복수의 트랜지스터 채널 구조 및 상기 반도체 층의 상기 제 2 영역의 부분을 각각 포함하는 제 2의 복수의 트랜지스터 채널 구조를 형성하는 단계;를 포함하는 반도체 구조를 제조하는 방법.
실시 예 2: 변형된 실리콘을 포함시키기 위해 변형된 반도체 층을 선택하는 단계;를 더 포함하는 실시 예 1의 방법.
실시 예 3: 인장 변형된 실리콘을 포함시키기 위해 변형된 반도체 층을 선택하는 단계;를 더 포함하는 실시 예 2의 방법.
실시 예 4: 상기 변형된 반도체 층의 상기 제 2 영역으로 이온을 주입하는 단계는, SiyGe1 -y를 형성하기 위해 상기 변형된 반도체 층의 상기 제 2 영역에 게르마늄 이온을 주입하는 단계를 포함하고, 이 때, y는 약 0.10 내지 약 0.50이고, 상기 변형된 반도체 층의 상기 제 2 영역의 한 부분으로부터 상기 변형된 반도체 층의 다른 부분으로 원소를 확산시키는 단계는, 상기 변형된 반도체 층의 상기 제 2 영역의 상기 다른 부분으로 게르마늄으로 확산시키는 단계를 포함하는 실시 예 2 또는 실시 예 3의 방법.
실시 예 5: 상기 제 1의 복수의 트랜지스터 채널 구조 및 상기 제 2의 복수의 트랜지스터 채널 구조를 형성하는 단계는, 상기 반도체 층의 상기 제 1 영역의 부분을 각각 포함하는 제 1의 복수의 핀 구조, 및 상기 반도체 층의 상기 제 2 영역의 부분을 각각 포함하는 제 2의 복수의 핀 구조를 형성하는 단계를 포함하는 실시 예 1 내지 4 중 어느 하나의 방법.
실시 예 6: 제 1의 복수의 핀 구조를 포함하는 복수의 n-형 FinFET 트랜지스터를 형성하고, 제 2의 복수의 핀 구조를 포함하는 복수의 p-형 FinFET 트랜지스터를 형성하는 단계를 더 포함하는 실시 예 5의 방법,
실시 예 7: 약 15 nm 이하의 평균 폭을 가지도록 제 1 및 제 2의 복수의 트랜지스터 채널 구조의 트랜지스터 채널 구조를 형성하는 단계;를 더 포함하는 실시 예 1 내지 6 중 어느 하나의 방법,
실시 예 8: 변형된 반도체 층의 제 2 영역의 한 부분으로부터 변형된 반도체 층의 다른 부분으로 원소를 확산시키는 단계는, 변형된 반도체 층의 제 2 영역에서 변형을 완화시키는 단계를 포함하는 실시 예 1 내지 7 중 어느 하나의 방법.
실시 예 9: 변형된 반도체 층의 제 2 영역에서 변형을 완화시키는 단계는, 변형된 반도체 층의 제 2 영역 내에서 정공 이동도를 증가시키는 단계를 포함하는 실시 예 8의 방법.
실시 예 10: 변형된 반도체 층의 제 2 영역의 한 부분으로부터 변형된 반도체 층의 다른 부분으로 원소를 확산시키는 단계는, 변형된 반도체 층의 제 2 영역에 대해 응축 프로세스를 행하는 단계를 포함하는 실시 예 1 내지 9 중 어느 하나의 방법.
실시 예 11: 변형된 반도체 층의 제 2 영역에 대해 응축 프로세스를 행하는 단계는, 변형된 반도체 층의 제 2 영역의 부분을 산화시키는 단계를 포함하는 실시 예 10의 방법.
실시 예 12: 비정질 영역을 재결정화하는 단계는, 하부 결정 영역에 의해 비정질 영역의 재결정화를 시딩하는 단계를 더 포함하는 실시 예 1 내지 11 중 어느 하나의 방법.
실시 예 13: 변형된 반도체 층의 제 2 영역의 한 부분으로부터 변형된 반도체 층의 다른 부분으로 원소를 확산시키기 전에 반도체 층의 제 1 영역 상에 추가의 반도체 재료를 성장시키지 않고, 반도체 층의 제 2 영역 상에 추가의 반도체 재료를 에피택셜 성장시키는 단계를 더 포함하는 실시 예 1 내지 12 중 어느 하나의 방법.
실시 예 14: 반도체 구조에 있어서, 베이스 기판, 상기 베이스 기판의 표면 위의 매립 산화물 층, 상기 베이스 기판과 반대측의 공통 평면인 상기 매립 산화물 층 위에 배치되는 제 1의 복수의 트랜지스터 채널 구조 및 제 2의 복수의 트랜지스터 채널 구조로서, 상기 제 2의 복수의 트랜지스터 채널 구조의 각각의 트랜지스터 채널 구조는 2개 이상의 원소를 포함하는 응축 변형된 반도체 층을 포함하고, 상기 제 1의 복수의 트랜지스터 채널 구조의 각각의 트랜지스터 채널 구조는 비응축 변형된 반도체 층을 포함하는 제 1 및 제 2의 복수의 트랜지스터 채널 구조를 포함하고; 상기 제 2의 복수의 트랜지스터 채널 구조의 상기 트랜지스터 채널 구조는 상기 제 1의 복수의 트랜지스터 채널 구조의 상기 트랜지스터 채널 구조의 결정학상 변형과는 다른 결정학상 변형을 가지는 반도체 구조.
실시 예 15: 제 1의 복수의 트랜지스터 채널 구조의 각각의 트랜지스터 채널 구조의 비응축 변형된 반도체 층은, 변형된 실리콘을 포함하는 실시 예 14의 반도체 구조.
실시 예 16: 상기 제 2의 복수의 트랜지스터 채널 구조의 각각의 트랜지스터 채널 구조의 상기 응축 변형된 반도체 층은, SixGe1 -x을 포함하고, 이 때, x는 약 0.01에서 약 0.50인 실시 예 14 또는 실시 예 15의 반도체 구조.
실시 예 17: 상기 제 1의 복수의 트랜지스터 채널 구조의 상기 트랜지스터 채널 구조는 인장 변형의 상태에 있고, 상기 제 1의 복수의 트랜지스터 채널 구조의 상기 트랜지스터 채널 구조는 완화되거나 압축 변형 상태에 있는 실시 예 14 내지 16 중 어느 하나의 반도체 구조.
실시 예 18: 제 1의 복수의 트랜지스터 채널 구조 및 제 2의 복수의 트랜지스터 채널 구조의 트랜지스터 채널 구조는, 약 15 nm 이하의 평균 폭을 가지는 실시 예 14 내지 17 중 어느 하나의 반도체 구조.
실시 예 19: 제 1의 복수의 트랜지스터 채널 구조 및 제 2의 복수의 트랜지스터 채널 구조 각각의 트랜지스터 채널 구조는, 핀 구조를 포함하는 실시 예 14 내지 18 중 어느 하나의 반도체 구조.
실시 예 20: 제 1의 복수의 트랜지스터 채널 구조를 포함하는 제 1의 복수의 n-형 FinFET 트랜지스터, 및 제 2의 복수의 트랜지스터 채널 구조를 포함하는 제 2의 복수의 p-형 FinFET 트랜지스터를 포함시키는 단계를 더 포함하는 실시 예 19의 반도체 구조.
위에 기재된 개시 내용의 전형적인 실시 예는 본 발명의 범위를 제한하지 않는데, 그 이유는 이 실시 예들은 첨부 청구항 및 이들의 법적 등가물의 범위에 의해 규정되는, 본 발명의 실시 예의 단지 예들이기 때문이다. 임의의 등가의 실시 예가 이 발명의 범위 내에 있도록 의도된다. 실제로, 본원에 나타내고 기재된 것 이외의, 본 개시 내용의 다양한 변경, 예컨대 기재된 원소의 대안의 유용한 조합이 상기 설명으로부터 이 기술에서 숙련된 사람들에게 명백하게 될 것이다. 다시 말해서, 본원에 기재된 하나의 전형적인 실시 예의 하나 이상의 특징은 본 개시 내용의 추가의 실시 예를 제공하기 위해 본원에 기재된 다른 전형적인 실시 예의 하나 이상의 특징과 조합될 수 있다. 그와 같은 변경 및 실시 예는 또한 첨부 청구항의 범위 내에 속하도록 의도된다.

Claims (15)

  1. 반도체 구조를 제조하는 방법에 있어서,
    다층 기판(multi-layer substrate)을 제공하는 단계로서, 상기 다층 기판은
    베이스 기판,
    상기 베이스 기판의 표면 위의 매립 산화물 층(buried oxide layer), 및
    상기 베이스 기판과 반대측인, 상기 매립 산화물 층 위에 결정성 반도체 재료로 구성된 변형된 반도체 층(strained semiconductor layer)을 포함하는, 다층 기판을 제공하는 단계;
    상기 변형된 반도체 층의 제 1 영역에 이온 주입 없이 상기 변형된 반도체 층의 제 2 영역에 이온을 주입하고, 상기 변형된 반도체 층의 제 2 영역이 비정질 영역 및 하부 결정 영역(underlying crystalline region)을 가지도록, 상기 변형된 반도체 층의 상기 제 2 영역의 상기 결정성 반도체 재료의 부분을 비정질 재료로 변환하는 단계;
    상기 비정질 영역을 재결정화하는 단계;
    상기 비정질 영역을 재결정화하는 단계 이후, 상기 변형된 반도체 층의 상기 제 2 영역의 한 부분으로부터 상기 변형된 반도체 층의 다른 부분으로 원소(elements)를 확산시켜 상기 변형된 반도체 층의 상기 제 2 영역의 상기 다른 부분에서 상기 확산된 원소의 농도를 농축하고(enrich), 상기 변형된 반도체 층의 상기 제 2 영역이 상기 변형된 반도체 층의 상기 제 1 영역의 변형 상태와 다른 변형 상태에 있도록 상기 변형된 반도체 층의 상기 제 2 영역의 변형 상태를 변경(alter)하는 단계; 및
    상기 반도체 층의 상기 제 1 영역의 부분을 각각 포함하는 제 1의 복수의 트랜지스터 채널 구조, 및 상기 반도체 층의 상기 제 2 영역의 부분을 각각 포함하는 제 2의 복수의 트랜지스터 채널 구조를 형성하는 단계;를 포함하는 반도체 구조를 제조하는 방법.
  2. 제 1 항에 있어서,
    변형된 실리콘을 포함하도록 상기 변형된 반도체 층을 선택하는 단계;를 더 포함하는 반도체 구조를 제조하는 방법.
  3. 제 2 항에 있어서,
    인장 변형된 실리콘(tensile strained silicon)을 포함하도록 상기 변형된 반도체 층을 선택하는 단계;를 더 포함하는 반도체 구조를 제조하는 방법.
  4. 제 2 항에 있어서,
    상기 변형된 반도체 층의 상기 제 2 영역으로 이온을 주입하는 단계는,
    SiyGe1-y를 형성하기 위해 상기 변형된 반도체 층의 상기 제 2 영역에 게르마늄 이온을 주입하는 단계를 포함하고,
    상기 y는 0.10 내지 0.50이고,
    상기 변형된 반도체 층의 상기 제 2 영역의 한 부분으로부터 상기 변형된 반도체 층의 다른 부분으로 원소를 확산시키는 단계는,
    상기 변형된 반도체 층의 상기 제 2 영역의 상기 다른 부분으로 게르마늄으로 확산시키는 단계를 포함하는 반도체 구조를 제조하는 방법.
  5. 제 1 항에 있어서,
    상기 제 1의 복수의 트랜지스터 채널 구조 및 상기 제 2의 복수의 트랜지스터 채널 구조를 형성하는 단계는,
    상기 반도체 층의 상기 제 1 영역의 부분을 각각 포함하는 제 1의 복수의 핀 구조(fin structure) 및 상기 반도체 층의 상기 제 2 영역의 부분을 각각 포함하는 제 2의 복수의 핀 구조를 형성하는 단계를 포함하는 반도체 구조를 제조하는 방법.
  6. 제 1 항에 있어서,
    상기 변형된 반도체 층의 상기 제 2 영역의 상기 한 부분으로부터 상기 변형된 반도체 층의 상기 다른 부분으로 원소를 확산시키는 것은,
    상기 변형된 반도체 층의 상기 제 2 영역에서 변형을 완화(relaxing)시키는 단계를 포함하는 반도체 구조를 제조하는 방법.
  7. 제 1 항에 있어서,
    상기 변형된 반도체 층의 상기 제 2 영역의 상기 한 부분으로부터 상기 변형된 반도체 층의 상기 다른 부분으로 원소를 확산시키는 것은,
    상기 변형된 반도체 층의 상기 제 2 영역에서 응축(condensation) 프로세스를 수행하는 단계를 포함하는 반도체 구조를 제조하는 방법.
  8. 제 7 항에 있어서,
    상기 변형된 반도체 층의 상기 제 2 영역에서 응축 프로세스를 수행하는 단계는,
    상기 변형된 반도체 층의 상기 제 2 영역의 부분을 산화시키는 단계를 포함하는 반도체 구조를 제조하는 방법.
  9. 제 1 항에 있어서,
    상기 비정질 영역을 재결정화하는 단계는,
    상기 하부 결정 영역으로 상기 비정질 영역의 재결정화를 시딩(seeding)하는 단계를 더 포함하는 반도체 구조를 제조하는 방법.
  10. 제 1 항에 있어서,
    상기 변형된 반도체 층의 상기 제 2 영역의 상기 한 부분으로부터 상기 변형된 반도체 층의 상기 다른 부분으로 원소를 확산시키기 전에, 상기 반도체 층의 상기 제 1 영역 상에 추가의 반도체 재료 성장없이, 상기 반도체 층의 상기 제 2 영역 상에 추가의 반도체 재료를 에피택셜 성장(epitaxially growing)시키는 단계;를 더 포함하는 반도체 구조를 제조하는 방법.

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