DE102015218015A1 - Verfahren zur Herstellung von Halbleiterstrukturen umfassend Transistorkanäle mit unterschiedlichen Spannungszuständen und verwandte Halbleiterstrukturen - Google Patents

Verfahren zur Herstellung von Halbleiterstrukturen umfassend Transistorkanäle mit unterschiedlichen Spannungszuständen und verwandte Halbleiterstrukturen Download PDF

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Bich-Yen Nguyen
Ionut Radu
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Soitec SA
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Abstract

Verfahren zur Herstellung von einer Halbleiterstruktur beinhalten das Implantieren von Ionen in einen zweiten Bereich einer Schicht aus gestrecktem Halbleiter auf einem mehrschichtigen Substrat, um einen Teilbereich des kristallinen Halbleitermaterials im zweiten Bereich der Schicht aus gestrecktem Halbleiter in amorphes Material umzuwandeln, ohne einen ersten Bereich der Schicht aus gestrecktem Halbleiter in amorphes Material umzuwandeln. Der amorphe Bereich wird rekristallisiert und Elemente werden innerhalb der Halbleiterschicht diffundiert, um eine Konzentration der diffundierten Elemente in einem Teilbereich des zweiten Bereiches der Schicht aus gestrecktem Halbleiter anzureichern und den Spannungszustand darin relativ zum Spannungszustand des ersten Bereiches der Schicht aus gestrecktem Halbleiter zu ändern. Eine erste Vielzahl von jeweils einen Teilbereich des ersten Bereiches der Halbleiterschicht umfassenden Transistorkanalstrukturen und eine zweite Vielzahl von jeweils einen Teilbereich des zweiten Bereiches der Halbleiterschicht umfassenden Transistorkanalstrukturen werden gebildet.

Description

  • Gebiet der Technik
  • Ausführungsformen der vorliegenden Offenbarung beziehen sich auf Verfahren, die genutzt werden können, um n-leitende Metall-Oxid-Halbleiter (NMOS) Feldeffekttransistoren und p-leitende Metall-Oxid-Halbleiter (PMOS) Feldeffekttransistoren verschiedener Spannungszustände in einer gemeinsamen Schicht auf einem Halbleitersubstrat zu produzieren, und auf unter Nutzung dieser Verfahren hergestellter Halbleiterstrukturen und -baugruppen.
  • Stand der Technik
  • Halbleiterbauelemente, wie Mikroprozessoren und Speicherelemente nutzen Festkörpertransistoren als grundlegende, primäre operative Struktur ihrer integrierten Schaltkreise. Ein Typ von Transistoren der für gewöhnlich in Halbleiterstrukturen und -elementen genutzt wird, ist der Feldeffekttransistor (FET), der für gewöhnlich einen Source-Kontakt, einen Drain-Kontakt und einen oder mehrere Gate-Kontakte beinhaltet. Ein halbleitender Kanalbereich erstreckt sich zwischen dem Source-Kontakt und dem Drain-Kontakt. Eine oder mehrere pn-Übergänge sind zwischen dem Source-Kontakt und dem Gate-Kontakt festgelegt. Der Gate-Kontakt ist benachbart zu wenigstens einem Teilbereich der Kanalregion gelegen, und die Leitfähigkeit der Kanalregion wird durch ein vorhandenes elektrisches Feld geändert. Somit wird ein elektrisches Feld zwischen der Kanalregion in der Kanalregion zur Verfügung gestellt, in dem eine Spannung an den Gate-Kontakt angelegt wird. Somit kann zum Beispiel ein elektrischer Strom durch den Transistor vom Source-Kontakt zum Drain-Kontakt durch die Kanalregion fließen, wenn eine Spannung an den Gate-Kontakt angelegt wird, aber kann nicht durch den Transistor vom Source-Kontakt zum Drain-Kontakt fließen, wenn keine Spannung an den Gate-Kontakt angelegt wird.
  • Seit Kurzem sind Feldeffekttransistoren (FETs) entwickelt worden, die diskrete, langgestreckte Kanalstrukturen nutzen, welche als „Finnen” (fins) bezeichnet werden. Solch ein Transistor wird im Stand der Technik oft als finFET bezeichnet. Viele verschiedene Konfigurationen von finFETs wurden im Stand der Technik vorgeschlagen.
  • Die langgestreckte Kanalstrukturen der Finnen eines finFETs umfassen ein Halbleitermaterial, welches entweder n-dotiert oder p-dotiert ist. Es wurde auch gezeigt, dass die Leitfähigkeit eines n-dotieren Halbleitermaterials verbessert werden kann, wenn sich das n-dotierte Halbleitermaterial im zugbelasteten Zustand befindet, und die Leitfähigkeit eines p-dotierten Halbleitermaterials kann verbessert werden, wenn sich das p-dotierte Halbleitermaterial im druckbelasteten Zustand befindet.
  • Kurze Zusammenfassung
  • Diese Zusammenfassung wird zur Verfügung gestellt, um eine Auswahl von Konzepten in einer vereinfachten Form vorzustellen. Diese Konzepte sind in der detaillierten Beschreibung von beispielhaften Ausgestaltungen der nachstehenden Offenbarung näher beschrieben. Diese Zusammenfassung ist nicht vorgesehen, um Schlüsselmerkmale oder Hauptmerkmale des beanspruchten Gegenstandes zu identifizieren noch ist sie dafür vorgesehen, den Umfang des beanspruchten Gegenstandes einzuschränken.
  • In einigen Ausgestaltungen beinhaltet die vorliegende Offenbarung ein Verfahren zur Herstellung einer Halbleiterstruktur. Ein mehrschichtiges Substrat wird zur Verfügung gestellt, welches ein Basissubstrat, eine vergrabene Oxidschicht über einer Oberfläche des Basissubstrates und einen Schicht aus gestrecktem Halbleiter über der vergrabenen Oxidschicht auf einer Seite selbiger gegenüber dem Basissubstrat enthält. Die Schicht aus gestrecktem Halbleiter enthält kristallines Halbleitermaterial. Das Verfahren umfasst weiterhin das Implantieren von Ionen in einem zweiten Bereich der Schicht aus gestrecktem Halbleiter, ohne Ionen in einen ersten Bereich der Schicht aus gestreckten Halbleiter zu Implantieren, und das Umwandeln eines Teilbereichs des kristallinen Halbleitermaterials im zweiten Bereich der Schicht aus gestrecktem Halbleiter in amorphes Material, sodass der zweite Bereich der Schicht aus gestrecktem Halbleiter einen amorphen Bereich und einen darunterliegenden kristallinen Bereich aufweist. Der amorphe Bereich ist realkristallisiert und Elemente werden von einem Teilbereich des zweiten Bereiches der Schicht aus gestrecktem Halbleiter in einen anderen Teilbereich der Schicht aus gestrecktem Halbleiter diffundiert, um die Konzentration von diffundierten Elementen im anderen Teilbereich des zweiten Bereiches der Schicht aus gestrecktem Halbleiter anzureichern und um den Spannungszustand des zweiten Bereiches der Schicht aus gestrecktem Halbleiter derart zu verändern, dass der zweite Bereich der Schicht aus gestrecktem Halbleiter sich in einem Spannungszustand befindet, der sich vom Spannungszustand des ersten Bereiches der Schicht aus gestrecktem Halbleiter unterscheidet. Eine erste Vielzahl von Transistorkanalstrukturen, die jeweils einen Teilbereich des ersten Bereiches der Halbleiterschicht umfassen, und eine zweite Vielzahl von Transistorkanalstrukturen, die jeweils einen Teilbereich des zweiten Bereiches der Halbleiterschicht umfassen, werden gebildet.
  • In zusätzlichen Ausgestaltungen beinhaltet die vorliegende Offenbarung Halbleiterstrukturen die mittels hierin offenbarter Verfahren hergestellt wurden. Zum Beispiel beinhaltet die vorliegende Offenbarung in einigen Ausgestaltungen eine Halbleiterstruktur, die ein Basissubstrat, eine vergrabene Oxidschicht über einer Oberfläche des Basissubstrates, und eine erste Vielzahl von Transistorkanalstrukturen und eine zweite Vielzahl von Transistorkanalstrukturen, die über der vergrabenen Oxidschicht in einer gemeinsamen Ebene auf einer Seite derselben gegenüber dem Basissubstrat angeordnet sind. Jede Transistorkanalstruktur der zweiten Vielzahl von Transistorkanalstrukturen umfasst eine komprimierte Schicht aus gestrecktem Halbleiter umfassend zwei oder mehr Elemente. Jede Transistorkanalstruktur der ersten Vielzahl von Transistorstrukturen umfasst eine nicht komprimierte Schicht aus gestrecktem Halbleiter. Die Transistorkanalstrukturen der zweiten Vielzahl von Transistorkanalstrukturen haben eine kristallographische Spannung, die sich von der kristallographischen Spannung der Transistorkanalstrukturen der ersten Vielzahl von Transistorkanalstrukturen unterscheidet.
  • Kurze Beschreibung der Zeichnungen
  • Obwohl die Patentschrift mit Ansprüchen abschließt, die insbesondere aufzeigen und deutlich beanspruchen, was als Ausgestaltungen der Erfindung angesehen wird, können die Vorteile von Ausgestaltungen der Offenbarung aus der Beschreibung bestimmter beispielhafter Ausgestaltungen der Offenbarung in Verbindung mit den beigefügten Zeichnungen einfacher festgestellt werden, in denen:
  • eine vereinfachte, schematisch dargestellte Schnittzeichnung ist, die ein mehrschichtiges Substrat darstellt, welches eine Schicht aus gestrecktem Halbleiter enthält, die in Übereinstimmung mit Ausgestaltungen der vorliegenden Offenbarung verwendet werden können;
  • das Substrat von veranschaulicht, nachdem eine Maskenschicht auf einen Teil des mehrschichtigen Substrates angewandt wurde und das Implantieren von Ionen in die Schicht aus gestrecktem Halbleiter in einem unmaskierten Teil des mehrschichtigen Substrates zeigt;
  • eine vergrößerte Ansicht eines Teilbereiches des Substrates von und ist, die einen Teilbereich der Halbleiterschicht nach Implantation von Ionen in diese zeigt, sodass ein amorpher Teilbereich in der Halbleiterschicht gebildet wird;
  • vergleichbar zu ist und den Teilbereich der Halbleiterschicht nach der Rekristallisation des amorphen Bereiches darin illustriert;
  • vergleichbar zu und ist und den Teilbereich der Halbleiterschicht nach Entfernen einer Oxidschicht von der Oberfläche der Halbleiterschicht darstellt;
  • vergleichbar zu bis ist und den Teilbereich der Halbleiterschicht nach epitaktischer Abscheidung von zusätzlichem Halbleitermaterial auf der Halbleiterschicht zum verdicken der Halbleiterschicht verdeutlicht;
  • vergleichbar zu bis ist und den Teil der Halbleiterschicht nach dem Diffundieren von Elementen aus einem ihrer Bereiche in einen anderen ihrer Bereiche, um einen Bereich der Halbleiterschicht mit einem oder mehr Elementen anzureichern und den Spannungszustand des Bereiches der Halbleiterschicht zu verändern, verdeutlicht;
  • eine vereinfachte, schematisch dargestellte Schnittzeichnung ist, die eine Halbleiterstruktur zeigt, welche unter Nutzung der mit Bezug auf die – beschriebenen Verfahren hergestellt wurde, die ein Halbleiter auf einem Isolator (SeOI) Substrat umfasst, die eine Halbleiterschicht mit Bereichen verschiedener Spannungszustände über einer vergrabenen Oxidschicht auf einem Basissubstrat beinhaltet;
  • eine vereinfachte, schematisch dargestellte Schnittzeichnung ist, die eine Halbleiterstruktur zeigt, welche aus dem in gezeigten SeOI Substrat hergestellt werden kann, und die eine erste Vielzahl von Finnen-Strukturen, die in einem Bereich der Halbleiterschicht mit einem ersten Spannungszustand gebildet sind, und eine zweite Vielzahl von Finnen-Strukturen, die in einem Bereich der Halbleiterschicht mit einem verschiedenen zweiten Spannungszustand gebildet sind, enthält;
  • eine vereinfachte, schematisch dargestellte Schnittzeichnung ist, die eine andere Halbleiterstruktur veranschaulicht, welche aus dem in gezeigten SeOI Substrat hergestellt werden kann, und die eine Grabenisolationsstruktur beinhaltet, die zwischen den Bereichen mit verschiedenen Spannungszustände gebildet ist;
  • eine vereinfachte, schematisch dargestellte Schnittzeichnung ist, die ein anderes mehrschichtiges Substrat wie jenes aus zeigt, welches eine Schicht aus gestrecktem Halbleiter, die in Übereinstimmung mit Ausgestaltungen der vorliegenden Offenbarung genutzt werden kann, beinhaltet;
  • eine Vielzahl von Finnen-Strukturen zeigt, die aus einer Schicht aus gestrecktem Halbleiter des Substrates aus gebildet wurden;
  • die Implantation von Ionen in einige aber nicht alle der Finnen-Strukturen zeigt;
  • eine vergrößerte Ansicht eines Teils des Substrates von ist, welche einige der Finnen-Strukturen nach dem Implantieren von Ionen in die Finnen-Strukturen und dem Ausbilden von amorphen Bereichen innerhalb der Finnen-Strukturen zeigt;
  • vergleichbar zu ist und die Finnen-Strukturen nach Kristallisation der amorphen Bereiche in selbigen darstellt;
  • vergleichbar zu und ist und die Finnen-Strukturen nach dem Diffundieren von Elementen aus einem Bereich derselben in einen anderen Bereich derselben, sodass ein Bereich der Finnen-Strukturen mit einem oder mehreren Elementen angereichert und der Spannungszustand der Finnen-Strukturen geändert wird, darstellt; und
  • eine beispielhafte Struktur eines finFET Transistors veranschaulicht.
  • Detaillierte Beschreibung
  • Die Zeichnungen die hierin dargestellt werden sind nicht als tatsächliche Ansichten einer bestimmten Halbleiterstruktur, Halbleiterelementes, Halbleitersystems oder -verfahrens gedacht, sondern sind lediglich idealisierte Darstellungen, die genutzt werden, um Ausgestaltungen der Offenbarung zu beschreiben.
  • Jegliche Stichworte, die hierin verwendet werden, sollten nicht dafür in Betracht kommen, den Schutzumfang der Ausgestaltungen der Erfindung, wie durch die unten stehenden Ansprüche und ihrer gesetzmäßigen Entsprechungen definiert, zu begrenzen. Konzepte, die in irgendeiner spezifischen Rubrik beschrieben sind, sind generell in anderen Abschnitten durch die gesamte Patentschrift durchweg anwendbar.
  • Die Bezeichnungen erste/r und zweite/r in der Beschreibung und den Ansprüchen werden zur Unterscheidung gleichartiger Elementen genutzt.
  • Wie hierin verwendet bezeichnet der Ausdruck „Finne” und „Finnen-Struktur” ein langgestrecktes, dreidimensionales, endliches und begrenztes Volumen von Halbleitermaterial mit einer Länge, einer Breite und einer Höhe, wobei die Länge größer als die Breite ist. Die Breite und die Höhe der Finne kann in einigen Ausgestaltungen entlang der Länge der Finne variieren.
  • Nachstehend werden mit Bezug auf die Zeichnung Methoden, die genutzt werden können, um Halbleiterstrukturen herzustellen, und Halbleiterstrukturen, die unter Nutzung solcher Methoden hergestellt werden können, beschrieben.
  • Mit Bezug auf kann ein mehrschichtiges Substrat 100 zur Verfügung gestellt werden, welches ein Basissubstrat 102, eine vergrabene Oxid-(BOX-)Schicht 104 über einer Oberfläche des Basissubstrates 102 und eine Schicht aus gestrecktem Halbleiter 106 über der BOX Schicht 104 auf einer Seite davon gegenüber dem Basissubstrat 102, beinhaltet. Die Schicht aus gestrecktem Halbleiter 106 kann eine Schicht aus gestrecktem Silizium umfassen und das mehrschichtige Substrat 100 kann ein 'gestrecktes Silizium auf einem Isolator'(SSOI)-Substrat umfassen.
  • Das Basissubstrat 102 kann einen Chip oder Wafer aus beispielsweise Halbleitermaterial (z. B. Silizium, Siliziumkarbid, Germanium, ein III–V Halbleitermaterial, etc.), aus einen Keramikwerkstoff (z. B. Siliziumoxid, Aluminiumoxid, Siliziumkarbid, etc.), oder aus einem metallischen Werkstoff (z. B. Molybdän, etc.) umfassen. Das Basissubstrat 102 kann in einigen Ausgestaltungen eine monokristalline oder polykristalline Mikrostruktur aufweisen. In anderen Ausgestaltungen kann das Basissubstrat 102 amorph sein. Das Basissubstrat 102 kann eine Dicke haben, die sich zum Beispiel zwischen etwa 400 μm und etwa 900 μm (z. B. ca. 750 μm) bewegen kann, obwohl dickere oder dünnere Basissubstrate 102 auch verwendet werden können.
  • Die über dem Basissubstrat 102 liegenden Schichten, wie die BOX-Schicht 104 können abgeschieden, „gewachsen”, oder anderweitig epitaktisch über dem Substrat unter Nutzung irgendeiner aus einer Reihe von verschiedenen Prozesse wie zum Beispiel chemische Gasphasenabscheidung (CVD) Atomanlagenabscheidung (ALD,) physikalische Gasphasenabscheidung (PLD), Gasphasenepitaxi (VPE) Molekuarstrahlepitaxi (MBE) und thermische Oxidation gebildet werden. In zusätzlichen Ausgestaltungen können sie unter Nutzung bekannter Prozesse von einem anderen Donatorsubstrat zum Basissubstrat 102 übertragen werden.
  • Rein beispielhaft und nicht darauf beschränkt, kann das mehrschichtige Substrat 100 durch den Prozess gebildet werden, der im Stand der Technik als SMART-CUT® Prozess bekannt ist, in welchem eine Schicht aus Halbleitermaterial von einer Donatorstruktur zu einem aufnehmenden Substrat (z. B. das Basissubstrat) übertragen wird, sodass eine Oxidschicht (z. B. die BOX-Schicht 104) zwischen dem aufnehmenden Substrat und der übertragenen Halbleiterschicht angeordnet ist. Der SMART-CUT® Prozess ist zum Beispiel im U.S. Patent Nummer RE 39,484 an Bruel (erteilt 6. Februar 2007), im U.S. Patent Nummer 6,303,468 an Aspar et al. (erteilt 16. Oktober 2001), im U.S. Patent Nummer 6,335,258 an Aspar et al. (erteilt 1. Januar 2002), im U.S. Patent Nummer 6,756,286 an Moriceau et al. (erteilt 29 Juni 2004), im U.S. Patent Nummer 6,809,044 an Aspar et al. (erteilt 26. Oktober 2004) und im U.S. Patent Nummer 6,946,365 an Aspar et al. (20. September 2005) beschrieben.
  • Die BOX-Schicht 104 kann zum Beispiel ein Oxid (z. B. Siliziumdioxid, Aluminiumoxid, Hafniumoxid, etc.), ein Nitrid (z. B. Siliziumnitrid), ein Oxinitrid (z. B. Siliziumoxinitrid) oder eine Kombination solcher dielektrischer Materialien umfassen. Die BOX-Schicht 104 kann kristallin oder amorph sein. Die BOX-Schicht 104 kann beispielsweise eine mittlere Schichtdicke zwischen etwa 10 nm bis etwa 200 nm haben, obwohl dickere oder dünnere BOX-Schichten 104 ebenso in Ausgestaltungen der vorliegenden Offenbarung benutzt werden können.
  • Die Schicht aus gestrecktem Halbleiter 106 kann ein (druck-, oder zug-)belastetes kristallines Halbleitermaterial umfassen, wie zum Beispiel eine Schicht von zugbelasteten Silizium (Si). In anderen Ausgestaltungen kann die Schicht aus gestrecktem Halbleiter 106 gestrecktes Germanium (Ge), gestrecktes Silizium Germanium (SiGe), oder ein gestrecktes III–V Halbleitermaterial umfassen. Folglich kann das gestreckte Halbleitermaterial 106 eine Kristallstruktur haben, die Gitterkonstanten aufweist, welche entweder über (zugbelastet) oder unter (druckbelastet) den entspannten Gitterkonstanten, die normalerweise von der Kristallstruktur des entsprechenden Halbleitermaterials in freistehender Festkörperform im Gleichgewichtszustand aufgewiesen werden, liegt. Die Schicht aus gestrecktem Halbleiter 106 kann eine durchschnittliche Schichtdicke von ca. 50 nm oder weniger, oder sogar ca. 10 nm oder weniger aufweisen. Die Schicht aus gestrecktem Halbleiter 106 kann eine durchschnittliche Schichtdicke unter der kritischen Dicke einer Schicht aus gestrecktem Halbleiter 106 haben. In Ausgestaltungen, in denen die Schicht aus gestrecktem Halbleiter 106 ein Schicht aus gestrecktem Silizium umfasst, welche von einem Donatorsubstrat auf das Basissubstrat 102 übertragen wurde und wobei die Schicht aus gestrecktem Halbleiter 106 vor dem Schichtübertragungsprozess epitaktisch auf einer SiGe Pufferschicht gewachsen wurde, kann die kritische Dicke der Schicht aus gestrecktem Halbleiter eine Funktion der Germaniumkonzentration in der SiGe Pufferschicht sein, mit einer kritische Dicke, die mit steigender Germaniumkonzentration abnimmt. Dickere Schichten von gestrecktem Halbleitermaterial 106 können auch in Ausgestaltungen der vorliegenden Offenbarung verwendet werden. Die Schicht aus gestrecktem Halbleiter 106 kann, nach der Übertragung derselben auf das Basissubstrat 102, unter Nutzung von epitaktischen Abscheidungstechniken wie zum Beispiel offenbart in Thean et al. 'Uniaxialebiaxiale Stresshybridisierung für superkritisch gestrecktes Silizium direkt auf einem Isolator (SC-SSOI) PMOS mit unterschiedlichen Kanal Orientierungen' (Uniaxial-Eiaxial Stress Hybridization for Super-Critical Strained-Si Directly On Insulator (SC-SSOI) PMOS With Different Channel Orientations), IEEE International (Electron Devices Meeting, Washington DC, 2005), Seiten 509–512, auf eine Dicke größer als ihre kritische Dicke verdickt werden, ohne dabei die Spannungsrelaxation zu verschlechtern.
  • Als nicht einschränkendes spezielles Beispiel kann das Basissubstrat 102 des Donatorsubstrates 101 monokristallines Siliziumssubstrat umfassen, die BOX-Schicht 104 kann Siliziumdioxid (SiO2) umfassen und die Schicht aus gestrecktem Halbleiter 106 kann zugbelastetes gestrecktes monokristallines Silizium (sSi) umfassen, welches eine Dicke unter seiner jeweils kritischen Dicke aufweist, sodass das Einsetzen von Relaxationen und die Herausbildung lokaler Defekte in seiner Kristallstruktur vermieden wird.
  • In einigen Ausgestaltungen kann eine Oxidschicht 108, die eine native Oxidschicht oder eine abgeschiedenes Oxid sein kann, über der Hauptfläche der Schicht aus gestrecktem Halbleiter 106 auf der Seite derselben gegenüber der BOX-Schicht 104 vorhanden sein. In anderen Ausgestaltungen kann die Oxidschicht 108 nicht vorhanden sein.
  • Mit Bezug auf kann eine strukturierte Maskenschicht 110 über der Schicht aus gestrecktem Halbleiter 106 zur Verfügung gestellt werden. Die strukturierte Maskenschicht 110 kann einen oder mehrere Bereiche der Schicht aus gestrecktem Halbleiter 106 bedecken, während andere Bereiche der Schicht aus gestrecktem Halbleiter 106 von der strukturierten Maskenschicht 110 unbedeckt sein können. Als nicht einschränkendes Beispiel stellt einen ersten Bereich der Schicht aus gestrecktem Halbleiter 106A, welcher durch die strukturierte Maskenschicht 110 bedeckt ist, und einen zweiten Bereich der Schicht aus gestrecktem Halbleiter 106B, welcher durch die strukturierte Maskenschicht 110 nicht bedeckt ist, dar.
  • Die strukturierte Maskenschicht 110 kann ein hartes Maskenschichtmaterial wie eines oder mehrere von einer Oxidschicht, einer Nitridschicht oder einer Oxinitridschicht umfassen. Die strukturierte Maskenschicht 110 kann durch Abscheidung oder anderweitiges zur Verfügung Stellen einer durchgängigen Schicht eines harten Maskenmaterials über dem mehrschichtige Substrat 100, und darauffolgender Strukturierung des harten Maskenmaterials mittels eines lithografischen Maskierungs- und Ätzprozesses, um Öffnungen in dem harten Maskenmaterial an Stellen zu bilden, an welchen es gewünscht ist, Teile des harten Maskenmaterials zu entfernen, um Bereiche der Schicht aus gestrecktem Halbleiter 106 freizulegen, gebildet werden. In anderen Ausgestaltungen kann die strukturierte Maskenschicht 110 ein Fotolackmaskenmaterial umfassen.
  • Weiterhin mit Bezug auf können nach der Bildung der strukturierten Maskenschicht 110 Ionen in den Bereich oder die Bereiche der Schicht aus gestrecktem Halbleiter 106 implantiert werden, welche durch die strukturierte Maskenschicht 110 freigelegt sind (durch die Richtungspfeile angedeutet), wie zum Beispiel der zweite Bereich der Schicht aus gestrecktem Halbleiter 106B, ohne Implantieren von Ionen in den Bereich oder die Bereiche der Schicht aus gestrecktem Halbleiter 106, welche durch die strukturierte Maskenschicht 110 abgedeckt sind, wie zum Beispiel der erste Bereich der Schicht aus gestrecktem Halbleiter 106A. Die Ionen können die Öffnungen in der Maskenschicht 110 durchqueren und in den ersten Bereich der Schicht aus gestrecktem Halbleiter 106A übergehen, während die Maskenschicht 110 den zweiten Bereich der Schicht aus gestrecktem Halbleiter 106B abschirmt und die Ionen daran hindert in dieser implantiert zu werden.
  • In einigen Ausgestaltungen kann die Oxidschicht 108, sofern vorhanden, von als der Schicht aus gestrecktem Halbleiter 106 entfernt werden, sodass eine Oberfläche der Schicht aus gestrecktem Halbleiter freiliegend ist. Jedoch können in anderen Ausgestaltungen die Ionen durch die Oxidschicht 108 hindurch in die Schicht aus gestrecktem Halbleiter implantiert werden.
  • Die Ionenimplantation kann einen Teilbereich des kristallinen Halbleitermaterials der Schicht aus gestrecktem Halbleiter 106 in amorphes Material umwandeln. Somit kann der Bereich oder die Bereiche der Halbleiterschicht 106, in welche die Ionen implantiert wurden, einen amorphen Bereich 112 und einen darunterliegenden kristallinen Bereich 114 aufweisen, wie in der vergrößerten Ansicht von gezeigt.
  • Die implantierten Ionen können Ionen von Elementen sein, die sich von mindestens einem in der Kristallstruktur der Halbleiterschicht 106 vorhandenen Elemente unterscheiden. Zum Beispiel können in Ausgestaltungen, in denen die Schicht aus gestrecktem Halbleiter gestrecktes Silizium (sSi) umfasst, die implantierten Ionen zum Beispiel Germaniumionen umfassen, welche von Silizium verschieden sind. Der Grund dafür ist, dass die implantierten Ionen, welche bezüglich unterschiedlicher Elementen in der Halbleiterschicht 106 andere Atomradien haben, genutzt werden können, um anschließend einen Spannungszustand der Halbleiterschicht 106 in nachfolgenden Prozessen zu verändern, wie unten stehend näher beschrieben.
  • Unten stehende Tabelle 1 stellt Beispiele der Germaniumkonzentration und des Germaniumgehaltes in einer zugbelasteten gestreckten Siliziumhalbleiterschicht 106 für Schichtdicken der Halbleiterschicht 106 für jede der fünf (5) verschiedenen Dosen eines Germaniumionen-Implantierungsprozesses dar, der mit Ionenimplantationsenergien von 40–50 KeV durchgeführt wird. Tabelle 1
    Dosisnummer Ge Implantation Dosis (Atome × cm–2) Ge Konzentration (Atome × cm–3) Ge Anteil Dicke der Si-Schicht
    (1) 1,00E+15 1,00E+19 0,02% 100 nm
    (2) 5,00E+15 5,00E+19 0,10%
    (3) 1,00E+16 1,00E+20 0,20%
    (4) 5,00E+16 5,00E+20 1,00%
    (5) 1,00E+17 1,00E+21 2,00%
    (1) 1,00E+15 2,00E+19 0,04% 50 nm
    (2) 5,00E+15 1,00E+20 0,20%
    (3) 1,00E+16 2,00E+20 0,40%
    (4) 5,00E+16 1,00E+21 2,00%
    (5) 1,00E+17 2,00E+21 4,00%
    (1) 1,00E+15 3,33E+19 0,07% 30 nm
    (2) 5,00E+15 1,67E+20 0,33%
    (3) 1,00E+16 3,33E+20 0,67%
    (4) 5,00E+16 1,67E+21 3,33%
    (5) 1,00E+17 3,33E+21 6,67%
    (1) 1,00E+15 5,00E+19 0,10% 20 nm
    (2) 1,00E+15 2,50E+20 0,50%
    (3) 1,00E+16 5,00E+20 1,00%
    (4) 1,00E+16 2,50E+21 5,00%
    (5) 1,00E+17 5,00E+21 10,00%
    (1) 1,00E+15 1,00E+20 0,20% 10 nm
    (2) 1,00E+15 5,00E+20 1,00%
    (3) 1,00E+16 1,00E+21 2,00%
    (4) 1,00E+16 5,00E+21 10,00%
    (5) 1,00E+17 1,00E+22 20,00%
  • Mit Bezug auf können die amorphen Bereiche 112 der Halbleiterschicht 106 rekristallisiert werden, nachdem die Ionen in den Bereich oder die Bereiche der Schicht aus gestrecktem Halbleiter 106 implantiert wurden, sodass der Bereich oder die Bereiche einen amorphen Bereich 112 und einen darunterliegenden kristallinen Bereich 114 (wie in gezeigt) beinhalten. Zum Beispiel kann ein in einem Ofen bei erhöhten Temperaturen durchgeführter Ausheilungsprozess dazu genutzt werden, die amorphen Bereiche 112 zu rekristallisieren und rekristallisierte Bereiche 120, wie in gezeigt, zu bilden. Nach der Rekristallisation können sich die rekristallisierten Bereiche 120 in einem Spannungszustand befinden, der von einem Spannungszustand des ersten Bereiches der Schicht aus gestrecktem Halbleiter 106A ( ) aufgrund der implantierten Ionen (z. B. Germaniumionen), die bezüglich mindestens eines in der ursprünglich gebildeten Halbleiterschicht 106 vorhandenen Elementes (z. B. Silizium) andere Atomradien aufweisen, verschieden sein.
  • Somit können in Ausgestaltungen, in denen die ursprünglich gebildete Schicht aus gestrecktem Halbleiter 106 zugbelastetes Silizium und die implantierten Ionen Germaniumionen umfassen, die rekristallisierte Bereiche 120 SiyGe1-y umfassen, wobei y zwischen etwa 0,01 und etwa 0,50 oder in anderen Ausgestaltungen zwischen etwa 0,10 und 0,20 liegt.
  • Während des Rekristallisationsprozesses kann die Rekristallisation der amorphen Bereiche 112 der Halbleiterschicht 106 durch die darunterliegenden kristallinen Bereiche 114 der Halbleiterschicht 106 geimpft werden. Da der darunterliegende kristalline Bereich 114 der Halbleiterschicht 106 Silizium und der rekristallisierte Bereich 120 SiyGe1-y umfassen kann, bildet sich der rekristallisierte Bereich 114 aus SiyGe1-y auf dem Barunterliegenden Si und das Kristallgitter des SiyGe1-y kann durch das darunterliegende Silizium eingeschränkt sein, sodass die rekristallisierten Bereiche des SiyGe1-y in einem druckbelasteten Zustand sind (die Gitterparameter von SiyGe1-y sind größer als die Gitterparameter von Si, da der Atomradius von Ge größer als der von Si ist).
  • Mit Bezug auf kann die optionale Oxidschicht 108, sofern vorhanden, nach Rekristallisation der amorphen Bereiche 112 der Halbleiterschicht 106 zur Formung der kristallisierte Bereiche 120 durch Nutzung eines oder mehrerer von einem chemischen Ätzprozess, einem mechanischen Polierprozess oder einem chemisch-mechanischen Polierprozess (CMP) entfernt werden.
  • Wie in gezeigt, kann in einigen Ausgestaltungen zusätzliches Halbleitermaterial 124 selektiv epitaktisch auf dem zweiten Bereich der Halbleiterschicht 106B gewachsen werden, ohne dass zusätzliches Halbleitermaterial auf dem ersten Bereich der Halbleiterschicht 106A epitaktisch gewachsen wird. Das zusätzliche Halbleitermaterial 124 kann zum Beispiel Silizium oder Si1-yGey umfassen.
  • In einigen Ausgestaltungen kann das Wachstum von zusätzlichem Halbleitermaterial 124 nach der Rekristallisation der amorphen Bereiche zur Bildung der rekristallisierte Bereiche 120 durchgeführt werden, wie in der Abfolge der Abbildungen gezeigt. Jedoch kann in anderen Ausgestaltungen das Wachsen von zusätzlichem Halbleitermaterial 124 vordem Implantieren von Ionen in den zweiten Bereich der Halbleiterschicht 106B und vor der Bildung der amorphen Bereiche 112 ( ) ausgeführt werden. Wenn vor dem mit Bezug auf beschriebenen Ionenimplantationsprozess durchgeführt, kann das selektive, epitaktische, mit Bezug auf diskutierte Wachsen von zusätzlichem Halbleitermaterial 124 auch die Implantation einer größeren Anzahl von Ionen erlauben, was das Erreichen höherer Konzentrationen der implantierten Ionen im zweiten Bereich der Halbleiterschicht 106B als auch die Erfüllung eines längeren thermischen Diffussionsprozesses, wie unten stehend mit Bezug auf beschrieben, ermöglicht, und folglich eine größere Abweichung eines Spannungszustandes des zweiten Bereiches der Halbleiterschicht 106B ermöglicht.
  • Die Dicke des selektiv epitaktisch über dem zweiten Bereich der Halbleiterschicht 106B gewachsenen, zusätzlichen Halbleitermaterials 124 kann derart gewählt werden, dass anschließend an einen Diffusions- und Anreicherungsprozess, der unten stehend mit Bezug auf beschrieben ist, eine Dicke des zweiten Bereiches der Halbleiterschicht 106B zumindest im Wesentlichen gleich einer Dicke des ersten Bereiches der Halbleiterschicht 106A ist, welche nicht dem mit Bezug auf beschriebenen Diffusions- und Anreicherungsprozess unterworfen ist.
  • Mit Bezug auf können nach dem Rekristallisiereen der amorphen Bereiche 112 des zweiten Bereiches der Halbleiterschicht 106B zum Bilden rekristallisierter Bereiche 120 Elemente von einem Teilbereich des rekristallisierten Bereiches 120 des zweiten Bereiches der Halbleiterschicht 106B in einen anderen Teilbereich des zweiten Bereiches der Halbleiterschicht 106B diffundiert werden, um eine Konzentration der diffundierten Elemente im anderen Teilbereich des zweiten Bereiches der Halbleiterschicht 106B anzureichern und den Spannungszustand des zweiten Bereiches der Halbleiterschicht 106B zu ändern.
  • Zum Beispiel kann ein Verdichtungsprozess (oft als „thermischer Misch”-Prozess bezeichnet) oder eine andere Art von Prozess genutzt werden, um Elemente innerhalb des zweiten Bereiches der Halbleiterschicht 106B derart zu diffundieren, dass sie innerhalb eines Teilbereiches des zweiten Bereiches der Halbleiterschicht 106B konzentriert und angereichert werden, um die Zugbelastung selektiv zu reduzieren, die Druckspannung zu vergrößern und/oder die Spannung im zweiten Bereich der Halbleiterschicht 106B relativ zum Spannungsniveaus im ersten Bereich der Halbleiterschicht 106A zu entspannen. In solchen Ausgestaltungen können die Elemente nicht in irgendeiner wesentlichen Art und Weise innerhalb des ersten Bereiches der Halbleiterschicht 106A diffundiert werden. Mit anderen Worten kann der Verdichtungsprozess nur auf dem zweiten Bereich der Halbleiterschicht 106B durchgeführt werden, aber nicht auf dem ersten Bereich der Halbleiterschicht 106A. Solch ein Verdichtungsprozess ist nachfolgend beschrieben.
  • ist ähnlich zu bis und veranschaulicht ein mehrschichtiges Substrat 100, nachdem ein Verdichtungsprozess auf dem zweiten Bereich der Halbleiterschicht 106B durchgeführt wurde. Der Verdichtungsprozess kann mit dem Unterziehen des zweiten Bereiches der Halbleiterschicht 106B eines Oxidationsprozesses in einem Ofen bei erhöhten Temperaturen (z. B. etwa zwischen ca. 900°C und ca. 1150°C) in einer oxidierenden Atmosphäre (z. B. trockenes O2 mit oder ohne HCL) einhergehen. Der Oxidationsprozesses kann in der Bildung einer Oxidschicht 122 an der Oberfläche des zweiten Bereiches der Halbleiterschicht 106B resultieren und kann die Diffusion von Elementen von innerhalb eines oberen Bereiches des zweiten Bereiches der Halbleiterschicht 106B in einen unteren Bereich des zweiten Bereiches der Halbleiterschicht 106B verursachen.
  • In Ausgestaltungen, in denen die Schicht aus gestrecktem Halbleiter 106 gestrecktes Silizium (sSi) umfasst, können die in den zweiten Bereich der Halbleiterschicht 106B implantierten Ionen, wie mit Bezug zu beschrieben, Germaniumionen umfassen, und die Germaniumatome können während des Verdichtungsprozesses weiter in den zweiten Bereich der Halbleiterschicht 106B diffundieren. Eine Oxidschicht 122 kann sich an der Oberfläche des zweiten Bereiches der Halbleiterschicht 106B bilden und in der Dicke in den zweiten Bereich der Halbleiterschicht 106B hineinwachsen. Da die Dicke der Oxidschicht 122 während des Germanium-Verdichtungsprozesses wächst, verringert sich die Dicke der SiyGe1-y Halbleiterschicht 106, und die Konzentration von Germanium in der Halbleiterschicht 106 steigt, bis die SiyGe1-y Halbleiterschicht 106 eine gewünschte Konzentration von Germanium aufweist. Die Diffusion und Anreicherung von Germanium innerhalb des zweiten Bereiches der Halbleiterschicht 106B kann in einer Verringerung jedweder Zugbelastung innerhalb der Schicht aus gestrecktem Halbleiter 106 resultieren und kann zu Relaxation der Spannung und/oder Erzeugung von Druckspannung innerhalb der Schicht aus gestrecktem Halbleiter 106 führen.
  • Als Ergebnis kann sich der erste Bereich der Halbleiterschicht 106A in einem ersten Spannungszustand und der zweite Bereich der Halbleiterschicht 106B in einem zweiten, vom ersten Spannungszustand abweichenden Spannungszustand befinden.
  • Die Oxidschicht 122, die im Diffusions- und Anreicherungsprozess (d. h. Verdichtungsprozess) gebildet wurde, kann vor nachfolgender Bearbeitung oberhalb des zweiten Bereiches der Halbleiterschicht 106B entfernt werden.
  • Wie zuvor erwähnt, kann der erste Bereich der Halbleiterschicht 106A eine Schicht aus gestrecktem Silizium umfassen. Die Zugbelastung im ersten Bereich der Halbleiterschicht 106A kann eine verbesserte Elektronenbeweglichkeit innerhalb des ersten Bereiches der Halbleiterschicht 106A ermöglichen, was zur Ausbildung von n-leitenden FET Transistoren mit Teilbereiche des ersten Bereichs der Halbleiterschicht 106 umfassenden Kanalbereichen, wünschenswert sein kann. Der Ionenimplantations-und Kristallisationsprozess, sowie der Verdichtungsprozess, der im zweiten Bereich der Halbleiterschicht 106B angewandt wird, kann innerhalb des zweiten Bereiches der Halbleiterschicht 106B in einer verbesserten Löcherbeweglichkeit resultieren, was für die Ausbildung von p-leitenden FET Transistoren mit Teilbereiche des zweiten Bereichs der Halbleiterschicht 106B umfassenden Kanalbereichen, wünschenswert sein kann.
  • Die in gezeigte Oxidschicht 108 und die über der Halbleiterschicht 106 liegende Maskenschicht 110 können von einer Halbleiterstruktur 130 entfernt werden. Die in gezeigte Halbleiterstruktur 130, die mittels der in Bezug zu – beschriebenen Methoden gebildet ist, beinhaltet ein Basissubstrat 102, eine BOX-Schicht 108 über einer Oberfläche des Basissubstrates 102 und einen ersten Bereich einer Halbleiterschicht 106A und einen zweiten Bereich einer über der BOX Schicht 104 in einer gemeinsamen Ebene auf einer Seite der BOX Schicht 104 gegenüber dem Basissubstrat 102 gelegenen Halbleiterschicht 106B. Die Halbleiterstruktur 130 kann anschließend bearbeitet werden um die Herstellung eines Halbleiterbauteils zu beenden, welches beide, n-leitende und p-leitende Transistoren beinhaltet. Die n-leitenden Transistoren können auf und/oder im ersten Bereich der Halbleiterschicht 106, und die p-leitenden Transistoren können auf und/oder im zweiten Bereich der Halbleiterschicht 106 gebildet sein.
  • veranschaulicht zum Beispiel die Bildung einer ersten Vielzahl von Finnen-Strukturen 132A, die jeweils einen Teilbereich des ersten Bereiches der Halbleiterschicht 106A umfassen, und einer zweiten Vielzahl von Finnen-Strukturen 132B, die jeweils einen Teilbereich des zweiten Bereiches der Halbleiterschicht 106B umfassen. Jede der Finnen-Strukturen 132A, 132B ist für eine Benutzung als eine Transistorkanalstruktur in Transistoren vom Typ finFET ausgelegt und konfiguriert. Als nicht einschränkendes Beispiel kann jede der Finnen-Strukturen 132A, 132B mit einer durchschnittlichen Breite von etwa 15 nm oder weniger gebildet sein.
  • Die Finnen-Strukturen 132B der zweiten Vielzahl von Finnen-Strukturen 132B haben eine kristallographische Spannung, die sich von der kristallographische Spannung der Finnen-Strukturen 132A der ersten Vielzahl von Finnen-Strukturen 132A unterscheidet. Jede Finnen-Struktur 132A der ersten Vielzahl von Finnen-Strukturen 132A beinhaltet ein nicht verdichtetes gestrecktes Halbleitermaterial. Jede Finnen-Struktur 132B der zweiten Vielzahl von Finnen-Strukturen 132B beinhaltet ein verdichtetes gestrecktes Halbleitermaterial, welches zwei oder mehr Elemente (z. B. Silizium und Germanium) enthält.
  • Nach dem Formen der ersten und zweiten Vielzahl von Finnen-Strukturen 132A, 132B kann eine erste Vielzahl von n-leitenden finFET Transistoren, die die erste Vielzahl von Finnen-Strukturen 132A umfassen, und eine zweite Vielzahl von p-leitenden finFET Transistoren, die die zweite Vielzahl von Finnen-Strukturen 132B umfassen, gebildet werden.
  • In zusätzlichen Ausgestaltungen kann die Halbleiterstruktur 130 der anschließend bearbeitet werden, um eine Vielzahl von konventionellen planaren n-leitenden Metalloxid-Halbleiter-Feldeffekttransistoren (NMOS FETs) auf und/oder im ersten Bereich der Halbleiterschicht 106A, und um eine Vielzahl von konventionellen planaren p-leitenden Metalloxid-Halbleiter-Feldeffekttransistoren (PMOS FETs) auf und/oder im zweiten Bereich der Halbleiterschicht 106B zu formen, wie in dargestellt. Zum Beispiel können eine oder mehrere Grabenisolationsstrukturen (STI-Strukturen) 134 partiell oder vollständig durch die Halbleiterschicht 106 hindurch gebildet werden, um die noch in der Halbleiterschicht 106 zu bildenden Transistorkanalbereiche elektrisch zu isolieren. Um Transistorkanalstrukturen in der Halbleiterschicht 106 festzulegen, kann konventionelle STI-Verarbeitung angewandt werden. In solch einer Verarbeitung kann ein Maskierungs- und Ätzprozess genutzt werden, um Gräben zwischen den angrenzenden Transistorkanalstrukturen zu bilden, und dielektrisches Material kann in den Gräben vorgesehen sein, um die STI Strukturen 134 zwischen den Transistorkanalstrukturen zu bilden. Folglich können die STI Strukturen 134 in der Halbleiterschicht 106 genutzt werden, um die in der Halbleiterschicht 106 festzulegenden Transistorkanalstrukturen, elektrisch zu isolieren. Obwohl in nur eine STI Struktur 134 dargestellt ist, kann eine Vielzahl solcher STI Strukturen 134 genutzt werden, um die Transistorkanalstrukturen in der Halbleiterschicht 106 festzulegen.
  • Nach der Ausbildung der STI Strukturen 134 in der Halbleiterschicht 106 kann eine erste Vielzahl von Transistorkanalstrukturen, die jeweils einen Teilbereich des ersten Bereiches der Halbleiterschicht 106A umfassen, und eine zweite Vielzahl von Transistorkanalstrukturen, welche jeweils einen Teilbereich des zweiten Bereiches der Halbleiterschicht 106B umfassen, gebildet werden. Die Transistorkanalstrukturen können für die Benutzung als Transistorkanalstrukturen in Transistoren vom Typ MOS FET ausgelegt und konfiguriert sein.
  • Die im ersten Bereich der Halbleiterschicht 106A gebildeten NMOS FET Transistorkanalstrukturen haben eine kristallographische Spannung, die sich von der kristallographischen Spannung der im zweiten Bereich der Halbleiterschicht 106B gebildeten PMOS FET Transistorkanalstrukturen unterscheidet. Nach dem Bilden der ersten und zweiten Vielzahl von Transistorkanalstrukturen kann eine erste Vielzahl von NMOS FET Transistoren gebildet werden, die eine erste Vielzahl von Transistorkanalstrukturen umfasst, und eine zweite Vielzahl von PMOS FET Transistoren kann gebildet werden, die eine zweite Vielzahl von Transistorkanalstrukturen umfasst.
  • Bevor die STI Strukturen 134 gebildet werden, kann in ergänzenden Ausgestaltungen eine erste Vielzahl von NMOS FET Transistoren gebildet werden, welche die erste Vielzahl von Transistorkanalstrukturen umfasst, und eine zweite Vielzahl von PMOS FET Transistoren kann gebildet werden, welche die zweite Vielzahl von Transistorkanalstrukturen umfasst. bis veranschaulichen eine zusätzliche Ausgestaltung eines Verfahrens, welches genutzt werden kann um koplanare n-leitende und p-leitende finFET Transistoren, ähnlich zu jenen die oben mit Bezug auf bis beschrieben sind, herzustellen.
  • veranschaulicht ein mehrschichtiges Substrat 140, welches ein Basissubstrat 102, eine vergrabene Oxidschicht 104 und eine, wie zuvor hierin mit Bezug auf beschriebene, Schicht aus gestrecktem Halbleiter 106 beinhaltet.
  • Wie in gezeigt, kann die Schicht aus gestrecktem Halbleiter 106 zum Beispiel durch Anwenden eines Maskierungs- und Ätzprozesses gestaltet werden, um Finnen-Strukturen 142 zu bilden, die jeweils einen Bereich der Schicht aus gestrecktem Halbleiter 106 umfassen. Die Finnen-Strukturen 142 können mittels aus dem Stand der Technik bekannter finFET Herstellungsprozesse gebildet werden und können Spacerdefinierte Doppelstrukturierungsprozesse (spacer-defined double patterning – SDDP) (aus dem Stand der Technik auch als „Seitenwand-Bild-Transfer” [side-wall image transfer] Prozesse bekannt). Die Finnen-Strukturen 142 können eine zweite Vielzahl von Finnen-Strukturen 142B und eine erste Vielzahl von Finnen-Strukturen 142A beinhalten.
  • Mit Bezug auf können eine oder mehr Maskenschichten über die Finnen-Strukturen 142 abgeschieden werden. Die Maskenschichten können zum Beispiel eine passivierende Oxidschicht 144, eine Nitridschicht 146 und eine Maskenschicht 148 beinhalten. Die Maskenschicht 148 kann zum Beispiel ein Fotolack-Maskenmaterial umfassen, welches gestaltet werden kann, um Durchlässe durch dieses hindurch über der zweiten Vielzahl von Finnen-Strukturen 142B auszubilden. Eine oder beide der Oxidschicht 144 und der Nitridschicht 146 kann oder können unter Nutzung eines oder mehrerer Ätzprozessen entfernt werden, in welchen sie durch die Durchlässe in der Maskenschicht 148 einem Ätzmittel ausgesetzt sind, während die Maskenschicht 148 den Rest der Struktur vor dem Ätzmittel schützt. Wie in gezeigt, können in einigen Ausgestaltungen Bereiche der über der zweiten Vielzahl von Finnen-Strukturen 142B liegenden Nitridschicht 146 durch Anwenden eines Ätzprozesses entfernt werden, wobei mindestens ein Teilbereich der Oxidschicht 144 über der zweiten Vielzahl von Finnen-Strukturen 142B an Ort und Stelle belassen werden kann. In anderen Ausgestaltungen können die über der zweiten Vielzahl von Finnen-Strukturen 142B liegenden Teilbereiche der Oxidschicht 144 jedoch zumindest im Wesentlichen vollständig entfernt werden. Die Maskenschicht 148 kann optional vor der anschließenden Bearbeitung entfernt, oder an Ort und Stelle belassen werden, wie in gezeigt.
  • Wie in gezeigt können Ionen durch die Öffnungen in einer oder beiden der Maskenschicht 148 und der Nitridschicht 146 in einem wie zuvor mit Bezug auf beschriebenen Prozess in die zweite Vielzahl von Finnen-Strukturen 142B implantiert werden, um, wie in gezeigt, amorphe Regionen 150 in Teilbereichen der zweiten Vielzahl von Finnen-Strukturen 142B zu bilden. Die zweite Vielzahl von Finnen-Strukturen 142B kann, wie im Wesentlichen mit Bezug auf zuvor beschrieben, unter den amorphen Bereichen 150 verbleibende kristalline Bereiche 114 der Schicht aus gestrecktem Halbleiter 106 enthalten.
  • Mit Bezug auf können nach der Bildung der amorphen Bereiche 150 die amorphen Bereiche 150 rekristallisiert werden, um rekristallisierte Bereiche 154 zu bilden. Der Rekristallisationsprozess kann, wie zuvor mit Bezug zu beschrieben, durchgeführt werden.
  • Mit Bezug auf kann ein Diffusions- und Anreicherungsprozess (z. B. Ein Verdichtungsprozess) nach dem Ausbilden der rekristallisierten Bereiche 154 ( ) in einer Weise, wie zuvor mit Bezug auf beschrieben, auf der zweiten Vielzahl von Finnen-Strukturen 142B durchgeführt werden. Der Diffusions- und Anreicherungsprozess kann zur Bildung einer Oxidschicht 156 über jeder der Finnen-Strukturen 142B der zweiten Vielzahl führen.
  • Optional kann vor der Durchführung des Diffusions- und Anreicherungsprozesses, wie zuvor mit Bezug auf und beschrieben, ebenso epitaktisches Wachsen von zusätzlichem Halbleitermaterial auf der zweiten Vielzahl von Finnen-Strukturen 142B durchgeführt werden.
  • Folglich kann die zweite Vielzahl von Finnen-Strukturen 142B Transistorkanalstrukturen umfassen, die ausgelegt und konfiguriert sind, um p-leitende finFET Transistoren zu bilden, und die erste Vielzahl von Finnen-Strukturen 142A kann Transistorkanalstrukturen umfassen, die ausgelegt und konfiguriert sind, um n-leitende finFET Transistoren zu bilden.
  • Nach der, wie zuvor mit Bezug auf – beschriebenen, Bildung der ersten und zweiten Vielzahl von Finnen-Strukturen 142A, 142B kann eine erste Vielzahl von NMOS finFET Transistoren, die die erste Vielzahl von Finnen-Strukturen 142A umfasst, und eine zweite Vielzahl von PMOS finFET Transistoren, die eine zweite Vielzahl von Finnen-Strukturen 142B umfasst, gebildet werden.
  • veranschaulicht eine nicht beschränkende, vereinfachte, beispielhafte Ausgestaltung einer finFET Transistorbauform, welcher unter Nutzung der zweiten Vielzahl von Finnen-Strukturen 142B und/oder der ersten Vielzahl von Finnen-Strukturen 142A in Übereinstimmung mit Ausgestaltungen der vorliegenden Offenbarung (der Finnen-Strukturen von ) hergestellt werden kann. Dabei ist festzuhalten, dass aus dem Stand der Technik viele verschiedene Bauformen von finFETs bekannt sind und in Übereinstimmung mit Ausgestaltungen der Offenbarung verwendet werden können, und dass die in gezeigte finFET Struktur lediglich als Beispiel solcher finFET Strukturen dargelegt ist.
  • Wie in gezeigt, umfasst ein finFET Transistor 160 einen Source-Bereich 162, einen Drain-Bereich 164 und einen Kanal, der sich zwischen dem Source-Bereich 162 und dem Drain-Bereich 164 erstreckt. Der Kanal ist definiert durch und umfasst eine Finne, wie entweder eine erste Finnen-Struktur 142A oder eine zweite Finnen-Struktur 142B. In einigen Ausgestaltungen können der Source-Bereich 162 und der Drain-Bereich 164 longitudinale Endabschnitte einer Finnen-Struktur 142 beinhalten oder durch diese definiert sein. Ein leitfähiges Gate 166 erstreckt sich über und angrenzenden zumindest einen Teilbereich der Finnen-Struktur 142 zwischen dem Source-Bereich 142 und dem Drain-Bereich 164. Das Gate 166 kann durch ein dielektrisches Material 168 von der Finnen-Struktur 142 getrennt sein. Das Gate 166 kann eine mehrschichtige Struktur beinhalten und kann halbleitende und/oder leitfähige Schichten beinhalten. Eine niederohmige Schicht, die ein Metall, eine Metallverbindung oder beider beinhaltet, wie leitfähiges Silizid, kann über den Source-Bereich 162 und/oder den Drain-Bereich 164 abgeschieden werden, um damit elektrische Kontakte zu bilden.
  • Vorteilhafterweise kann Zugspannung/-belastung im Kanal die Leistung von NMOS finFET Transistoren steigern und die Schwellenspannung verringern, während verringerte Zugspannung/-belastung (z. B. kleinere Zugspannung, keine Zug-, oder Druckspannung, oder Druckspannung) im Kanal die Leistung von PMOS finFET Transistoren steigern und die Schwellenspannung verringern kann. Für einige Aufgaben sind gespannte Baugruppen vorteilhaft, weil eine hohe Leistung benötigt wird und für einige andere Aufgaben, ist Leistung weniger bedeutend, aber eine hohe Schwellenspannung vorteilhaft. Mit Ausgestaltungen der vorliegenden Offenbarung kann der Hersteller selektiv sich unterscheidende Spannungs- und Dehnungsniveaus in die Kristallgitter verschiedener finFET oder MOSFET Transistoren in einer gemeinsamen FET Transistorebene der selben Baugruppe integrieren.
  • Zusätzliche, nicht einschränkende, beispielhafte Ausgestaltungen der Offenbarung sind unten stehend dargelegt.
  • Ausgestaltung 1: Ein Verfahren zur Herstellung einer Halbleiterstruktur, umfassend: Bereitstellen eines mehrschichtigen Substrates, umfassend: ein Basissubstrat, eine vergrabene Oxidschicht über einer Oberfläche des Basissubstrates, und eine Schicht aus gestrecktem Halbleiter über der vergrabenen Oxidschicht auf einer Seite derselben gegenüber dem Basissubstrat, die Schicht aus gestrecktem Halbleiter umfasst kristallines Halbleitermaterial; Implantieren von Ionen in einen zweiten Bereich der Schicht aus gestrecktem Halbleiter, ohne dass Ionen in einen ersten Bereich der Schicht aus gestrecktem Halbleiter implantiert werden und Umwandeln eines Teilbereichs des kristallinen Halbleitermaterials im zweiten Bereich der Schicht aus gestrecktem Halbleiter in amorphes Material, sodass der zweite Bereich der Schicht aus gestrecktem Halbleiter einen amorphen Bereich und einen darunterliegenden kristallinen Bereich aufweist; Rekristallisieren des amorphen Bereiches; Diffundieren von Elementen von einem Teilbereich des zweiten Bereiches der Schicht aus gestrecktem Halbleiter in einen anderen Teilbereich der Schicht aus gestrecktem Halbleiter, sodass eine Konzentration der diffundierten Elemente im anderen Teilbereich des zweiten Bereiches der Schicht aus gestrecktem Halbleitern angereichert wird und der Dehnungszustand des zweiten Bereiches der Schicht aus gestrecktem Halbleitern derart geändert wird, dass sich der zweite Bereich der Schicht aus gestrecktem Halbleiter in einem Dehnungszustand befindet, der sich vom Dehnungszustand des ersten Bereiches der Schicht aus gestrecktem Halbleiter unterscheidet; und Bilden einer ersten Vielzahl von Transistorkanalstrukturen, die jeweils einen Teilbereich des ersten Bereiches der Halbleiterschicht umfassen, und einer zweiten Vielzahl von Transistorkanalstrukturen, die jeweils einen Teilbereich des zweiten Bereiches der Halbleiterschicht umfassen.
  • Ausgestaltung 2: Das Verfahren nach Ausgestaltung 1, ferner umfassend das Auswählen einer Schicht aus gestrecktem Halbleiter, welche gestrecktes Silizium umfasst.
  • Ausgestaltung 3: Das Verfahren nach Ausgestaltung 2, ferner umfassend das Auswählen einer Schicht aus gestreckten Halbleiter, welche zugbelastetes Silizium umfasst.
  • Ausgestaltung 4: Das Verfahren nach Ausgestaltung 2 oder Ausgestaltung 3, wobei das Implantieren von Ionen in den zweiten Bereich der Schicht aus gestrecktem Halbleiter das Implantieren von Germaniumionen in den zweiten Bereich der Schicht aus gestrecktem Halbleiter umfasst, um SiyGe1-y zu bilden, wobei y zwischen etwa 0,10 und etwa 0,5 liegt, und wobei das Diffundieren von Elementen aus einem Teilbereich des zweiten Bereiches der Schicht aus gestrecktem Halbleiter in einen anderen Teilbereich der Schicht aus gestrecktem Halbleiter das Diffundieren von Germanium in den anderen Teilbereich des zweiten Bereiches der Schicht aus gestrecktem Halbleiter umfasst.
  • Ausgestaltung 5: Das Verfahren nach einer der Ausgestaltungen 1 bis 4, wobei die Bildung der ersten Vielzahl von Transistorkanalstrukturen und der zweiten Vielzahl von Transistorstrukturen die Bildung einer ersten Vielzahl von Finnen-Strukturen (fin structures), die jeweils einen Teilbereich des ersten Bereiches der Halbleiterschicht umfassen, und einer zweiten Vielzahl von Finnen-Strukturen, die jeweils einen Teilbereich des zweiten Bereiches der Halbleiterschicht umfassen, umfasst.
  • Ausgestaltung 6: Das Verfahren nach Ausgestaltung 5, ferner umfassend das Bilden einer Vielzahl von die erste Vielzahl von Finnen-Strukturen umfassenden, n-leitenden finFET Transistoren, und die Bildung von einer die zweite Vielzahl von Finnen-Strukturen umfassenden, p-leitenden finFET Transistoren.
  • Ausgestaltung 7: Das Verfahren nach einer der Ausgestaltungen 1 bis 6, weiterhin umfassend das Bilden der Transistorkanalstrukturen der ersten und zweiten Vielzahl von Transistorkanalstrukturen mit einer durchschnittlichen Breite von etwa 15 nm oder weniger.
  • Ausgestaltung 8: Das Verfahren nach einer der Ausgestaltungen 1 bis 8, wobei das Diffundieren von Elementen von einem Teilbereich des zweiten Bereiches der Schicht aus gestrecktem Halbleiter in einen anderen Teilbereich der Schicht aus gestrecktem Halbleiter das Relaxieren von Spannungen im zweiten Bereich der Schicht aus gestrecktem Halbleiter umfasst.
  • Ausgestaltung 9: Das Verfahren nach Ausgestaltung 8, wobei das Relaxieren von Spannungen im zweiten Bereich der Schicht aus gestrecktem Halbleiter das Erhöhen der Löcherbeweglichkeit innerhalb des zweiten Bereiches der Schicht aus gestrecktem Halbleiter umfasst.
  • Ausgestaltung 10: Das Verfahren nach einer der Ausgestaltungen 1 bis 9, wobei das Diffundieren von Elementen aus einem Teilbereich des zweiten Bereiches der Schicht aus gestrecktem Halbleiter in einen anderen Teilbereich der Schicht aus gestrecktem Halbleiter die Durchführung eines Komprimierungsprozesses auf dem zweiten Bereich der Schicht aus gestrecktem Halbleiter umfasst.
  • Ausgestaltung 11: Das Verfahren nach Ausgestaltung 10, wobei die Durchführung eines Komprimierungsprozesses auf dem zweiten Bereich der Schicht aus gestrecktem Halbleiter das Oxidieren eines Teilbereichs des zweiten Bereiches der Schicht aus gestrecktem Halbleiter umfasst.
  • Ausgestaltung 12: Das Verfahren nach einer der Ausgestaltungen 1 bis 11, wobei das Rekristallisieren des amorphen Bereiches das Impfen der Rekristallisation des amorphen Bereiches mit dem darunterliegenden kristallinen Bereich umfasst.
  • Ausgestaltung 13: Das Verfahren nach einer der Ausgestaltungen 1 bis 12, ferner umfassend das epitaktische Wachsen von zusätzlichem Halbleitermaterial auf dem zweiten Bereich der Halbleiterschicht, ohne das Wachsen von zusätzlichem Halbleitermaterial auf dem ersten Bereich der Halbleiterschicht vor dem Diffundieren von Elementen aus einem Teilbereich des zweiten Bereiches der Schicht aus gestrecktem Halbleiter in den anderen Teilbereich der Schicht aus gestrecktem Halbleiter.
  • Ausgestaltung 14: Eine Halbleiterstruktur umfassend: ein Basissubstrat, eine vergrabene Oxidschicht über einer Oberfläche des Basissubstrates, eine erste und eine zweite Vielzahl von über der vergrabenen Oxidschicht in einer gemeinsamen Ebene auf einer Seite selbiger gegenüber des Basissubstrates angeordneter Transistorkanalstrukturen, jede Transistorkanalstruktur der zweiten Vielzahl von Transistorkanalstrukturen umfasst eine komprimierte Schicht aus gestrecktem Halbleiter, der zwei oder mehr Elemente beinhaltet, jede Transistorkanalstruktur der ersten Vielzahl von Transistorkanalstrukturen umfasst eine nicht komprimierte Schicht aus gestrecktem Halbleiter; wobei die Transistorkanalstrukturen der zweiten Vielzahl von Transistorkanalstrukturen eine kristallographische Spannung aufweisen, die sich von der kristallographischen Spannung der Transistorkanalstrukturen der ersten Vielzahl von Transistorkanalstrukturen unterscheidet.
  • Ausgestaltung 15: Die Halbleiterstruktur nach Ausgestaltung 14, wobei die nicht komprimierte Schicht aus gestrecktem Halbleiter jeder Transistorkanalstruktur der ersten Vielzahl von Transistorkanalstrukturen gestrecktes Silizium umfasst.
  • Ausgestaltung 16: Die Halbleiterstruktur nach Ausgestaltung 14 oder Ausgestaltung 15, wobei die komprimierte Schichtaus gestrecktem Halbleiter jeder Transistorkanalstruktur der zweiten Vielzahl von Transistorkanalstrukturen SixGe1-x umfasst, wobei x zwischen etwa 0,01 und etwa 0,50 liegt.
  • Ausgestaltung 17: Die Halbleiterstruktur nach einer Ausgestaltungen 14 bis 16, wobei die Transistorkanalstrukturen der ersten Vielzahl von Transistorkanalstrukturen in einem Zustand von Zugbelastung sind und die Transistorkanalstrukturen der ersten Vielzahl von Transistorkanalstrukturen entspannt oder in einem Zustand von Druckbelastung sind.
  • Ausgestaltung 18: Die Halbleiterstruktur nach einer der Ausgestaltungen 14 bis 17, wobei die Transistorkanalstrukturen der ersten Vielzahl von Transistorkanalstrukturen und der zweiten Vielzahl von Transistorkanalstruktur eine durchschnittliche Breite von ungefähr 15 nm oder weniger haben.
  • Ausgestaltung 19: Die Halbleiterstruktur nach einer der Ausgestaltungen 14 bis 18 wobei die Transistorkanalstrukturen jeder der ersten Vielzahl von Transistorkanalstrukturen und der zweiten Vielzahl von Transistorkanalstrukturen Finnen-Strukturen umfassen.
  • Ausgestaltung 20: Die Halbleiterstruktur nach Ausgestaltung 19, ferner umfassend eine erste Vielzahl von, die erste Vielzahl von Transistorkanalstrukturen umfassenden, n-leitenden finFET Transistoren, und eine zweite Vielzahl von, die zweite Vielzahl von Transistorkanalstrukturen umfassenden, p-leitenden finFET Transistoren.
  • Die beispielhaften Ausgestaltungen der oben beschriebenen Offenbarung begrenzen nicht den Schutzumfang der Erfindung, da diese Ausgestaltungen lediglich beispielhafte Ausgestaltungen der durch den Schutzumfang der beiliegenden Ansprüche und ihrer gesetzmäßigen Entsprechungen definierten Erfindung sind. Es ist beabsichtigt, dass sich jedwede äquivalente Ausgestaltung innerhalb des Schutzumfanges der Erfindung befindet. In der Tat werden verschiedene, zusätzlich zu den hierin gezeigten und beschriebenen, Modifikationen der Offenbarung, wie alternierende nützliche Kombinationen der beschriebenen Elemente, für den Fachmann aus der Beschreibung offensichtlich. Mit anderen Worten können ein oder mehrere Merkmale einer hierin beschriebenen beispielhaften Ausgestaltung mit einem oder mehreren Merkmalen einer anderen hierin beschriebenen beispielhaften Ausgestaltung kombiniert werden, um zusätzliche Ausgestaltungen der Offenbarung bereitzustellen. Es ist beabsichtigt, dass auch solche Modifikationen und Ausgestaltungen in den Schutzumfang der beiliegenden Ansprüche fallen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • US 39484 [0034]
    • US 6303468 [0034]
    • US 6335258 [0034]
    • US 6756286 [0034]
    • US 6809044 [0034]
    • US 6946365 [0034]
  • Zitierte Nicht-Patentliteratur
    • Thean et al. 'Uniaxialebiaxiale Stresshybridisierung für superkritisch gestrecktes Silizium direkt auf einem Isolator (SC-SSOI) PMOS mit unterschiedlichen Kanal Orientierungen' (Uniaxial-Eiaxial Stress Hybridization for Super-Critical Strained-Si Directly On Insulator (SC-SSOI) PMOS With Different Channel Orientations), IEEE International (Electron Devices Meeting, Washington DC, 2005), Seiten 509–512 [0036]

Claims (15)

  1. Verfahren zur Herstellung einer Halbleiterstruktur umfassend: Bereitstellen eines mehrschichtigen Substrates, umfassend: ein Basissubstrat, eine vergrabene Oxidschicht über einer Oberfläche des Basissubstrates, und eine Schicht aus gestrecktem Halbleiter über der vergrabenen Oxidschicht auf einer Seite derselben gegenüber dem Basissubstrat, die Schicht aus gestrecktem Halbleiter umfasst kristallines Halbleitermaterial; Implantieren von Ionen in einen zweiten Bereich der Schicht aus gestrecktem Halbleiter, ohne dass Ionen in einen ersten Bereich der Schicht aus gestrecktem Halbleiter implantiert werden und Umwandeln eines Teilbereichs des kristallinen Halbleitermaterials im zweiten Bereich der Schicht aus gestrecktem Halbleiter in amorphes Material, sodass der zweite Bereich der Schicht aus gestrecktem Halbleiter einen amorphen Bereich und einen darunterliegenden kristallinen Bereich aufweist; Rekristallisieren des amorphen Bereiches; Diffundieren von Elementen von einem Teilbereich des zweiten Bereiches der Schicht aus gestrecktem Halbleiter in einen anderen Teilbereich der Schicht aus gestrecktem Halbleiter, sodass eine Konzentration der diffundierten Elemente im anderen Teilbereich des zweiten Bereiches der Schicht aus gestrecktem Halbleitern angereichert wird und der Dehnungszustand des zweiten Bereiches der Schicht aus gestrecktem Halbleitern derart geändert wird, dass sich der zweite Bereich der Schicht aus gestrecktem Halbleiter in einem Dehnungszustand befindet, der sich vom Dehnungszustand des ersten Bereiches der Schicht aus gestrecktem Halbleiter unterscheidet; und Bilden einer ersten Vielzahl von Transistorkanalstrukturen, die jeweils einen Teilbereich des ersten Bereiches der Halbleiterschicht umfassen, und einer zweiten Vielzahl von Transistorkanalstrukturen, die jeweils einen Teilbereich des zweiten Bereiches der Halbleiterschicht umfassen.
  2. Das Verfahren nach Anspruch 1, ferner umfassend das Auswählen einer Schicht aus gestrecktem Halbleiter, welche gestrecktes Silizium umfasst.
  3. Das Verfahren nach Anspruch 2, ferner umfassend das Auswählen einer Schicht aus gestreckten Halbleiter, welche zugbelastetes Silizium umfasst.
  4. Das Verfahren nach Anspruch 2, wobei das Implantieren von Ionen in den zweiten Bereich der Schicht aus gestrecktem Halbleiter das Implantieren von Germaniumionen in den zweiten Bereich der Schicht aus gestrecktem Halbleiter umfasst, um SiyGe1-y zu bilden, wobei y zwischen etwa 0,10 und etwa 0,5 liegt, und wobei das Diffundieren von Elementen aus einem Teilbereich des zweiten Bereiches der Schicht aus gestrecktem Halbleiter in einen anderen Teilbereich der Schicht aus gestrecktem Halbleiter das Diffundieren von Germanium in den anderen Teilbereich des zweiten Bereiches der Schicht aus gestrecktem Halbleiter umfasst.
  5. Das Verfahren nach Anspruch 1, wobei die Bildung der ersten Vielzahl von Transistorkanalstrukturen und der zweiten Vielzahl von Transistorstrukturen die Bildung einer ersten Vielzahl von Finnen-Strukturen (fin structures), die jeweils einen Teilbereich des ersten Bereiches der Halbleiterschicht umfassen, und einer zweiten Vielzahl von Finnen-Strukturen, die jeweils einen Teilbereich des zweiten Bereiches der Halbleiterschicht umfassen, umfasst.
  6. Das Verfahren nach Anspruch 1, wobei das Diffundieren von Elementen von einem Teilbereich des zweiten Bereiches der Schicht aus gestrecktem Halbleiter in einen anderen Teilbereich der Schicht aus gestrecktem Halbleiter das Relaxieren von Spannungen im zweiten Bereich der Schicht aus gestrecktem Halbleiter umfasst.
  7. Das Verfahren nach Anspruch 1, wobei das Diffundieren von Elementen aus einem Teilbereich des zweiten Bereiches der Schicht aus gestrecktem Halbleiter in einen anderen Teilbereich der Schicht aus gestrecktem Halbleiter die Durchführung eines Komprimierungsprozesses auf dem zweiten Bereich der Schicht aus gestrecktem Halbleiter umfasst.
  8. Das Verfahren aus Anspruch 7, wobei die Durchführung eines Komprimierungsprozesses auf dem zweiten Bereich der Schicht aus gestrecktem Halbleiter das Oxidieren eines Teilbereichs des zweiten Bereiches der Schicht aus gestrecktem Halbleiter umfasst.
  9. Das Verfahren nach Anspruch 1, wobei das Rekristallisieren des amorphen Bereiches das Impfen der Rekristallisation des amorphen Bereiches mit dem darunterliegenden kristallinen Bereich umfasst.
  10. Das Verfahren nach Anspruch 1, ferner umfassend das epitaktische Wachsen von zusätzlichem Halbleitermaterial auf dem zweiten Bereich der Halbleiterschicht, ohne das Wachsen von zusätzlichem Halbleitermaterial auf dem ersten Bereich der Halbleiterschicht vor dem Diffundieren von Elementen aus einem Teilbereich des zweiten Bereiches der Schicht aus gestrecktem Halbleiter in den anderen Teilbereich der Schicht aus gestrecktem Halbleiter.
  11. Halbleiterstruktur umfassend: ein Basissubstrat, eine vergrabene Oxidschicht über einer Oberfläche des Basissubstrates, eine erste und eine zweite Vielzahl von über der vergrabenen Oxidschicht in einer gemeinsamen Ebene auf einer Seite selbiger gegenüber des Basissubstrates angeordneter Transistorkanalstrukturen, jede Transistorkanalstruktur der zweiten Vielzahl von Transistorkanalstrukturen umfasst eine komprimierte Schicht aus gestrecktem Halbleiter, der zwei oder mehr Elemente beinhaltet, jede Transistorkanalstruktur der ersten Vielzahl von Transistorkanalstrukturen umfasst eine nicht komprimierte Schicht aus gestrecktem Halbleiter; wobei die Transistorkanalstrukturen der zweiten Vielzahl von Transistorkanalstrukturen eine kristallographische Spannung aufweisen, die sich von der kristallographischen Spannung der Transistorkanalstrukturen der ersten Vielzahl von Transistorkanalstrukturen unterscheidet.
  12. Die Halbleiterstruktur nach Anspruch 11, wobei die nicht komprimierte Schicht aus gestrecktem Halbleiter jeder Transistorkanalstruktur der ersten Vielzahl von Transistorkanalstrukturen gestrecktes Silizium umfasst.
  13. Die Halbleiterstruktur nach Anspruch 11, wobei die komprimierte Schicht aus gestrecktem Halbleiter jeder Transistorkanalstruktur der zweiten Vielzahl von Transistorkanalstrukturen SixGe1-x umfasst, wobei x zwischen etwa 0,01 und etwa 0,50 liegt.
  14. Die Halbleiterstruktur nach Anspruch 11, wobei die Transistorkanalstrukturen der ersten Vielzahl von Transistorkanalstrukturen in einem Zustand von Zugbelastung sind und die Transistorkanalstrukturen der ersten Vielzahl von Transistorkanalstrukturen entspannt oder in einem Zustand von Druckbelastung sind.
  15. Die Halbleiterstruktur nach Anspruch 11, wobei die Transistorkanalstrukturen jeder der ersten Vielzahl von Transistorkanalstrukturen und der zweiten Vielzahl von Transistorkanalstrukturen Finnen-Strukturen umfassen.
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9209301B1 (en) 2014-09-18 2015-12-08 Soitec Method for fabricating semiconductor layers including transistor channels having different strain states, and related semiconductor layers
US9219150B1 (en) 2014-09-18 2015-12-22 Soitec Method for fabricating semiconductor structures including fin structures with different strain states, and related semiconductor structures
US9349798B1 (en) * 2015-06-29 2016-05-24 International Business Machines Corporation CMOS structures with selective tensile strained NFET fins and relaxed PFET fins
US9524969B1 (en) * 2015-07-29 2016-12-20 International Business Machines Corporation Integrated circuit having strained fins on bulk substrate
TWI605552B (zh) 2016-12-08 2017-11-11 新唐科技股份有限公司 半導體元件、半導體基底及其形成方法
FR3064398B1 (fr) * 2017-03-21 2019-06-07 Soitec Structure de type semi-conducteur sur isolant, notamment pour un capteur d'image de type face avant, et procede de fabrication d'une telle structure
FR3076292B1 (fr) * 2017-12-28 2020-01-03 Commissariat A L'energie Atomique Et Aux Energies Alternatives Procede de transfert d'une couche utile sur un substrat support
US10580893B2 (en) * 2018-04-06 2020-03-03 Globalfoundries Inc. Sealed cavity structures with non-planar surface features to induce stress

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US39484A (en) 1863-08-11 Improved smoothing-iron
US6303468B1 (en) 1997-08-12 2001-10-16 Commissariat A L'energie Atomique Method for making a thin film of solid material
US6335258B1 (en) 1996-11-05 2002-01-01 Commissariat A L'energie Atomique Method for making a thin film on a support and resulting structure including an additional thinning stage before heat treatment causes micro-cavities to separate substrate element
US6756286B1 (en) 1997-12-30 2004-06-29 Commissariat A L'energie Atomique Method for transferring a thin film comprising a step of generating inclusions
US6809044B1 (en) 1999-06-30 2004-10-26 Commissariat A L'energie Atomique Method for making a thin film using pressurization
US6946365B2 (en) 2000-12-08 2005-09-20 Commissariat A L'energie Atomique Method for producing a thin film comprising introduction of gaseous species

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5856409A (ja) * 1981-09-30 1983-04-04 Toshiba Corp 半導体装置の製造方法
US4899202A (en) * 1988-07-08 1990-02-06 Texas Instruments Incorporated High performance silicon-on-insulator transistor with body node to source node connection
FR2681472B1 (fr) 1991-09-18 1993-10-29 Commissariat Energie Atomique Procede de fabrication de films minces de materiau semiconducteur.
US7018909B2 (en) 2003-02-28 2006-03-28 S.O.I.Tec Silicon On Insulator Technologies S.A. Forming structures that include a relaxed or pseudo-relaxed layer on a substrate
US6921982B2 (en) * 2003-07-21 2005-07-26 International Business Machines Corporation FET channel having a strained lattice structure along multiple surfaces
US6849527B1 (en) * 2003-10-14 2005-02-01 Advanced Micro Devices Strained silicon MOSFET having improved carrier mobility, strained silicon CMOS device, and methods of their formation
JP2005129788A (ja) * 2003-10-24 2005-05-19 Sumitomo Mitsubishi Silicon Corp 半導体基板の製造方法、及び半導体装置の製造方法
KR101025761B1 (ko) * 2004-03-30 2011-04-04 삼성전자주식회사 디지탈 회로 및 아날로그 회로를 가지는 반도체 집적회로및 그 제조 방법
US7282402B2 (en) 2005-03-30 2007-10-16 Freescale Semiconductor, Inc. Method of making a dual strained channel semiconductor device
US7468313B2 (en) * 2006-05-30 2008-12-23 Freescale Semiconductor, Inc. Engineering strain in thick strained-SOI substrates
US8962447B2 (en) * 2006-08-03 2015-02-24 Micron Technology, Inc. Bonded strained semiconductor with a desired surface orientation and conductance direction
JP4310399B2 (ja) * 2006-12-08 2009-08-05 株式会社東芝 半導体装置及びその製造方法
US7524740B1 (en) 2008-04-24 2009-04-28 International Business Machines Corporation Localized strain relaxation for strained Si directly on insulator
EP2151852B1 (de) 2008-08-06 2020-01-15 Soitec Relaxation und Übertragung von Spannungsschichten
US8169025B2 (en) 2010-01-19 2012-05-01 International Business Machines Corporation Strained CMOS device, circuit and method of fabrication
US20120276695A1 (en) * 2011-04-29 2012-11-01 International Business Machines Corporation Strained thin body CMOS with Si:C and SiGe stressor
CN102820253B (zh) * 2011-06-08 2014-04-16 中国科学院上海微系统与信息技术研究所 一种基于soi衬底的高迁移率双沟道材料的制备方法
US20130277747A1 (en) * 2012-04-24 2013-10-24 Stmicroelectronics, Inc. Transistor having a stressed body
US8653599B1 (en) * 2012-11-16 2014-02-18 International Business Machines Corporation Strained SiGe nanowire having (111)-oriented sidewalls

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US39484A (en) 1863-08-11 Improved smoothing-iron
US6335258B1 (en) 1996-11-05 2002-01-01 Commissariat A L'energie Atomique Method for making a thin film on a support and resulting structure including an additional thinning stage before heat treatment causes micro-cavities to separate substrate element
US6303468B1 (en) 1997-08-12 2001-10-16 Commissariat A L'energie Atomique Method for making a thin film of solid material
US6756286B1 (en) 1997-12-30 2004-06-29 Commissariat A L'energie Atomique Method for transferring a thin film comprising a step of generating inclusions
US6809044B1 (en) 1999-06-30 2004-10-26 Commissariat A L'energie Atomique Method for making a thin film using pressurization
US6946365B2 (en) 2000-12-08 2005-09-20 Commissariat A L'energie Atomique Method for producing a thin film comprising introduction of gaseous species

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
Thean et al. 'Uniaxialebiaxiale Stresshybridisierung für superkritisch gestrecktes Silizium direkt auf einem Isolator (SC-SSOI) PMOS mit unterschiedlichen Kanal Orientierungen' (Uniaxial-Eiaxial Stress Hybridization for Super-Critical Strained-Si Directly On Insulator (SC-SSOI) PMOS With Different Channel Orientations), IEEE International (Electron Devices Meeting, Washington DC, 2005), Seiten 509-512

Also Published As

Publication number Publication date
JP6613483B2 (ja) 2019-12-04
TW201618193A (zh) 2016-05-16
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