DE112016000183B4 - Spannungslösung in PFET-Bereichen - Google Patents

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Abstract

Verfahren zum Herstellen einer Halbleiter-Einheit, das aufweist:Bereitstellen einer Struktur aus einem spannungsreichen Silicium auf einem Isolator (SSOI-Struktur), wobei die SSOI-Struktur wenigstens ein Substrat (10), eine auf dem Substrat angeordnete dielektrische Schicht (20), eine auf der dielektrischen Schicht angeordnete Silicium-Germanium-Schicht (30) sowie eine direkt auf der Silicium-Germanium-Schicht angeordnete Schicht (40) aus einem spannungsreichen Halbleitermaterial aufweist;Bilden einer Mehrzahl von Rippen auf der SSOI-Struktur, indem die Schicht aus einem spannungsreichen Halbleitermaterial und die Silicium-Germanium-Schicht bis herunter zu der dielektrischen Schicht geätzt werden, wobei sich wenigstens eine Rippe (43) der Mehrzahl von Rippen in einem nFET-Bereich der SSOI-Struktur befindet und sich wenigstens eine Rippe (45) der Mehrzahl von Rippen in einem pFET-Bereich der SSOI-Struktur befindet;Bilden einer ersten Gate-Struktur (50) über einem ersten Abschnitt der wenigstens einen Rippe der Mehrzahl von Rippen in dem nFET-Bereich;Bilden einer zweiten Gate-Struktur (60) über einem zweiten Abschnitt der wenigstens einen Rippe der Mehrzahl von Rippen in dem pFET-Bereich derart, dass die zweite Gate-Struktur den zweiten Abschnitt auf drei Seiten umgibt;Entfernen der zweiten Gate-Struktur über dem zweiten Abschnitt der wenigstens einen Rippe der Mehrzahl von Rippen in dem pFET-Bereich;Entfernen der Silicium-Germanium-Schicht, die durch Entfernen der zweiten Gate-Struktur über dem zweiten Abschnitt freiliegt; undBilden einer dritten Gate-Struktur (90) über dem zweiten Abschnitt der wenigstens einen Rippe der Mehrzahl von Rippen in dem pFET-Bereich derart, dass die dritte Gate-Struktur den zweiten Abschnitt auf allen vier Seiten umgibt, wobei die dritte Gate-Struktur einen Abschnitt aus einem fließfähigen Oxid aufweist, wobei der Abschnitt aus einem fließfähigen Oxid zwischen der dielektrischen Schicht und einer unteren Oberfläche des zweiten Abschnitts der wenigstens einen Rippe der Mehrzahl von Rippen in dem pFET-Bereich angeordnet ist.

Description

  • HINTERGRUND DER ERFINDUNG
  • Die vorliegende Erfindung bezieht sich allgemein auf Halbleitereinheiten und spezieller auf eine Verwendung von Substraten aus einem spannungsreichen Silicium auf einem Isolator (SSOI, Strained Silicon-on-Insulator) für nFET-Bereiche mit einer Spannungslösung in pFET-Bereichen.
  • Eine Komplementär-Metall-Oxid-Halbleiter-Einheit (CMOS) verwendet komplementäre und symmetrisch orientierte Paare von Metall-Oxid-Halbleiter-Feldeffekt-Transistoren (MOSFETs) vom p-Typ und vom n-Typ, die auf Silicium- oder Silicium-auf-Isolator(SOI)-Substraten angeordnet sind. Ein MOSFET, der für ein Verstärken oder ein Schalten elektronischer Signale für logische Funktionen verwendet wird, weist einen Source- und einen Drain-Bereich auf, die durch einen Kanal verbunden sind. Bei dem Source-Bereich handelt es sich um einen Anschluss, durch den ein Strom in der Form von Majoritätsladungsträgern (Elektronen oder Löchern) in den Kanal eintritt, und bei dem Drain-Bereich handelt es sich um einen Anschluss, durch den ein Strom in der Form von Majoritätsladungsträgern den Kanal verlässt. Bei einem MOSFET vom p-Typ (im Folgenden „pFET“) handelt es sich bei den Majoritätsladungsträgern um Löcher, die durch den Kanal fließen, und bei einem MOSFET vom n-Typ (im Folgenden „nFET“) handelt es sich bei den Majoritätsladungsträgern um Elektronen, die durch den Kanal fließen. Ein Gate liegt über dem Kanal und steuert den Stromfluss zwischen dem Source- und dem Drain-Bereich. Der Kanal kann durch eine dünne „Rippe“ definiert sein, die mehr als eine Oberfläche bereitstellt, durch die das Gate den Stromfluss steuert, was die pFETs und nFETs zu „FinFET“-Einheiten macht. Im Allgemeinen ist die Länge der Rippe mehrere Größenordnungen größer als die Breite.
  • Substrate, die bei der Herstellung von pFETs und nFETs verwendet werden, können Substrate aus einem spannungsreichen Silicium auf einem Isolator (SSOI-Substrate) aufweisen. Derartige Substrate weisen im Allgemeinen intrinsische Zugspannungen von mehreren Giga-Pascal (GPa) auf, was im Allgemeinen die Beweglichkeit von Elektronen verbessert, wodurch die Leistungsfähigkeit einer Einheit verbessert wird. Die Spannung in diesen Substraten ermöglicht eine Verbesserung der Leistungsfähigkeit einer Einheit ohne eine Verschlechterung von elektrostatischen Eigenschaften auch in FinFET-Einheiten mit kurzem Kanal, bei denen die Länge und die Breite des Kanals im Vergleich zu jenen von typischen planaren MOSFETs gering ist.
  • Wenn die umfassenden intrinsischen Spannungen in einem SSOI-Substrat einen vorgegebenen maximalen Wert übersteigen (z.B. größer als etwa 1 GPa), kann die Leistungsfähigkeit von pFET-FinFET-Einheiten um 8 bis 15 % beeinträchtigt sein. Dies ist eine Folge der Verschlechterung der Löcher-Beweglichkeit, wenn in den SSOI-Substraten eine Zugspannung vorliegt. Dementsprechend ist es wünschenswert, die Zugspannung in den Kanälen von pFET-Einheiten abzubauen und deren Leistungsfähigkeit auf die Niveaus von SOI-Substraten zu verbessern/zurückzuführen. Wenn dies erreicht werden kann, können nFET-Einheiten hergestellt werden, die eine höhere Leistungsfähigkeit aufweisen, ohne die komplementären pFET-Einheiten zu verschlechtern.
  • Die US 2014 / 0 197 377 A1 betrifft eine Halbleiterstruktur, umfassend: eine erste Halbleitervorrichtung, umfassend: einen ersten Nanodraht, der über einem Substrat angeordnet ist, wobei der erste Nanodraht einen Mittelpunkt in einem ersten Abstand über dem Substrat aufweist und eine diskrete Kanalregion und Quellen- und Senkenregionen zu beiden Seiten der diskreten Kanalregion umfasst, wobei die Quellen- und Senkenregionen des ersten Nanodrahtes diskret sind; ein erstes Kontaktpaar, das die diskreten Quellen- und Senkenregionen des ersten Nanodrahtes völlig umgibt; und einen ersten Gate-Elektrodenstapel, der die diskrete Kanalregion des ersten Nanodrahtes völlig umgibt; und eine zweite Halbleitervorrichtung, umfassend: einen zweiten Nanodraht, der über dem Substrat angeordnet ist, wobei der zweite Nanodraht einen Mittelpunkt in einem zweiten Abstand über dem Substrat aufweist und eine diskrete Kanalregion und Quellen- und Senkenregionen zu beiden Seiten der diskreten Kanalregion umfasst, wobei der erste Abstand von dem zweiten Abstand verschieden ist, wobei die Quellen- und Senkenregionen des zweiten Nanodrahtes diskret sind; ein zweites Kontaktpaar, das die diskreten Quellen- und Senkenregionen des zweiten Nanodrahtes völlig umgibt; und einen zweiten Gate-Elektrodenstapel, der die diskrete Kanalregion des zweiten Nanodrahtes völlig umgibt, wobei der erste Nanodraht im Wesentlichen aus einem Material besteht, das aus der Gruppe ausgewählt ist, die aus Silicium, gestrecktem Silicium, Siliciumgermanium (SixGey, wobei 0 < x < 100 und 0 < y < 100), Siliciumcarbid und mit Kohlenstoff dotiertem Siliciumgermanium besteht, und der zweite Nanodraht im Wesentlichen aus einem unterschiedlichen Material besteht, das aus der Gruppe ausgewählt ist, die aus Silicium, gestrecktem Silicium, Siliciumgermanium (SixGey, wobei 0 < x < 100 und 0 < y < 100) und mit Kohlenstoff dotiertem Siliciumgermanium besteht.
  • Die US 2014/ 0 084 342 A1 betrifft Verfahren zur Herstellung eines Halbleiterbauelements, wobei das Verfahren umfasst: Ausbilden einer dreidimensionalen Halbleiterstruktur auf einer auf einem Halbleitersubstrat angeordneten epitaktischen Ätzstoppschicht, wobei die epitaktische Ätzstoppschicht ein von der dreidimensionalen Halbleiterstruktur verschiedenes Halbleitermaterial umfasst; Ätzen der dreidimensionalen Halbleiterstruktur, um ein dreidimensionales Kanalgebiet bereitzustellen und Abschnitte der epitaktischen Ätzstoppschicht beiderseits des dreidimensionalen Kanalgebiets freizulegen; Ausbilden eines Source- und eines Draingebiets beiderseits des dreidimensionalen Kanalgebiets und auf der epitaktischen Ätzstoppschicht; Isolieren des dreidimensionalen Kanalgebiets und des Source- und Draingebiets vom Halbleitersubstrat, wobei das Isolieren ein Ausbilden von ein oder mehr Halbleitersockeln durch Entfernen freigelegter Abschnitte des Halbleitersubstrats und ein Ausbilden von ein oder mehr Isolationssockeln durch Oxidieren der ein oder mehr Halbleitersockel umfasst; und, anschließend, Entfernen eines Abschnitts der epitaktischen Ätzstoppschicht; Ausbilden eines den dreidimensionalen Kanalbereich umgebenden Gateelektrodenstapels; und Ausbilden eines Paars von leitenden Kontakten, wobei ein Kontakt wenigstens teilweise das Sourcegebiet umgibt und der andere Kontakt wenigstens teilweise das Draingebiet umgibt.
  • Die US 2007 / 0 152 277 A1 betrifft ein Verfahren zur Herstellung eines MOS-Feldeffekttransistors, das folgende Schritte umfasst: ein Bilden einer Quelle einer mechanischen Beanspruchung aus einer Verbindung mit einer Gitterkonstante, die sich von der von Silizium unterscheidet, in einem Teil innerhalb eines aktiven Bereichs, der durch eine auf einem Siliziumsubstrat gebildete isolierende Schicht getrennt ist; und ein Bilden einer Siliziumkanalschicht, die mit Silizium über der Quelle der mechanischen Beanspruchung gebildet wird.
  • KURZDARSTELLUNG
  • Eine bevorzugte Ausführungsform der vorliegenden Erfindung bezieht sich auf ein Verfahren zur Herstellung einer Halbleiter-Einheit, das ein Bereitstellen einer Struktur aus einem spannungsreichen Silicium auf einem Isolator (SSOI-Struktur) beinhaltet, wobei die SSOI-Struktur wenigstens ein Substrat, eine auf dem Substrat angeordnete dielektrische Schicht, eine auf der dielektrischen Schicht angeordnete Silicium-Germanium-Schicht sowie eine direkt auf der Silicium-Germanium-Schicht angeordnete spannungsreiche Schicht aus einem Halbleitermaterial aufweist. Das Verfahren beinhaltet des Weiteren ein Bilden einer Mehrzahl von Rippen auf der SSOI-Struktur, indem die Schicht aus einem spannungsreichen Halbleitermaterial und die Silicium-Germanium-Schicht bis zu der dielektrischen Schicht herunter geätzt werden, wobei sich wenigstens eine Rippe der Mehrzahl von Rippen in einem nFET-Bereich der SSOI-Struktur befindet und sich wenigstens eine Rippe der Mehrzahl von Rippen in einem pFET-Bereich der SSOI-Struktur befindet. Das Verfahren beinhaltet des Weiteren ein Bilden einer ersten Gate-Struktur über einem ersten Abschnitt der wenigsten einen Rippe der Mehrzahl von Rippen in dem nFET-Bereich. Das Verfahren beinhaltet des Weiteren ein Bilden einer zweiten Gate-Struktur über einem zweiten Abschnitt der wenigstens einen Rippe der Mehrzahl von Rippen in dem pFET-Bereich derart, dass die zweite Gate-Struktur den zweiten Abschnitt auf drei Seiten umgibt. Das Verfahren beinhaltet des Weiteren ein Entfernen der zweiten Gate-Struktur über dem zweiten Abschnitt der wenigstens einen Rippe der Mehrzahl von Rippen in dem pFET-Bereich. Das Verfahren beinhaltet des Weiteren ein Entfernen der Silicium-Germanium-Schicht, die durch das Entfernen der zweiten Gate-Struktur freigelegt ist, über dem zweiten Abschnitt. Das Verfahren beinhaltet des Weiteren ein Bilden einer dritten Gate-Struktur dem zweiten Abschnitt der wenigstens einen Rippe der Mehrzahl von Rippen in dem pFET-Bereich derart, dass die dritte Gate-Struktur den zweiten Abschnitt auf allen vier Seiten umgibt, wobei die dritte Gate-Struktur einen Abschnitt aus einem fließfähigen Oxid aufweist, wobei der Abschnitt aus einem fließfähigen Oxid zwischen der dielektrischen Schicht und einer unteren Oberfläche des zweiten Abschnitts der wenigstens einen Rippe der Mehrzahl von Rippen in dem pFET-Bereich angeordnet ist.
  • Eine weitere bevorzugte Ausführungsform der vorliegenden Erfindung bezieht sich auf eine Halbleiter-Einheit, die eine Struktur aus einem spannungsreichen Silicium auf einem Isolator (SSOI-Struktur) aufweist, wobei die SSOI-Struktur wenigstens ein Substrat, eine auf dem Substrat angeordnete dielektrische Schicht, eine auf der dielektrischen Schicht angeordnete Silicium-Germanium-Schicht, sowie eine direkt auf der Silicium-Germanium-Schicht angeordnete Schicht aus einem spannungsreichen Halbleitermaterial aufweist. Die Halbleiter-Einheit beinhaltet des Weiteren eine Mehrzahl von Rippen auf der SSOI-Struktur, die in der Schicht aus einem spannungsreichen Halbleitermaterial und der Silicium-Germanium-Schicht darunter ausgebildet sind, wobei sich wenigsten eine Rippe der Mehrzahl von Rippen in einem nFET-Bereich der SSOI-Struktur befindet und sich wenigstens eine Rippe der Mehrzahl von Rippen in einem pFET-Bereich der SSOI-Struktur befindet. Die Halbleiter-Einheit beinhaltet des Weiteren eine erste Gate-Struktur über einem ersten Abschnitt der wenigstens einen Rippe der Mehrzahl von Rippen in dem nFET-Bereich, wobei die erste Gate-Struktur den ersten Abschnitt auf drei Seiten umgibt und wobei die Silicium-Germanium-Schicht zwischen der dielektrischen Schicht und einer unteren Oberfläche des ersten Abschnitts angeordnet ist. Die Halbleiter-Einheit beinhaltet des Weiteren eine zweite Gate-Struktur über einem zweiten Abschnitt der wenigstens einen Rippe der Mehrzahl von Rippen in dem pFET-Bereich, wobei die zweite Gate-Struktur den zweiten Abschnitt auf allen vier Seiten umgibt, wobei die zweite Gate-Struktur einen Abschnitt aus einem fließfähigen Oxid aufweist, wobei der Abschnitt aus einem fließfähigen Oxid zwischen der dielektrischen Schicht und einer unteren Oberfläche des zweiten Abschnitts der wenigstens einen Rippe der Mehrzahl von Rippen in dem pFET-Bereich angeordnet ist.
  • Figurenliste
  • Die folgende detaillierte Beschreibung, die beispielhalber angegeben ist, wird am besten in Verbindung mit den beigefügten Zeichnungen verstanden, in denen:
    • 1 stellt eine Querschnittsansicht einer Struktur aus einem spannungsreichen Silicium auf einem Isolator (SSOI-Struktur) gemäß einer Ausführungsform der vorliegenden Erfindung dar;
    • 2A stellt eine Querschnittsansicht einer nFET-Einheit und einer pFET-Einheit durch den Bereich zwischen Rippen (in der Kanal-Richtung) senkrecht zu den Gate-Strukturen (parallel zu den Rippen) dar, die aus der in 1 dargestellten Struktur aus einem spannungsreichen Silicium auf einem Isolator (SSOI-Struktur) hergestellt wurden;
    • 2B stellt eine Querschnittsansicht durch die in 2A gezeigte Schnittlinie 2B-2B, die eine pFET-Einheit zeigt, durch die Gate-Struktur senkrecht zu der Rippe dar;
    • 3A stellt eine Querschnittsansicht einer nFET-Einheit und einer pFET-Einheit durch den Bereich zwischen Rippen (in der Kanal-Richtung) senkrecht zu der Gate-Struktur der nFET-Einheit (parallel zu den Rippen) dar, nachdem die Gate-Struktur der pFET-Einheit entfernt wurde;
    • 3B stellt eine Querschnittsansicht durch die in 3A gezeigte Schnittlinie 3B-3B, die eine pFET-Einheit zeigt, durch einen Gate-Graben, der durch die Entfernung der Gate-Struktur gebildet wurde, senkrecht zu der Rippe dar;
    • 4A stellt eine Querschnittsansicht der nFET-Einheit und der pFET-Einheit von 3A durch den Bereich zwischen Rippen (in der Kanal-Richtung) senkrecht zu der Gate-Struktur der nFET-Struktur (parallel zu den Rippen) dar, nachdem der Abschnitt der Silicium-Germanium-Schicht entfernt wurde, der durch die Entfernung der Gate-Struktur der pFET-Einheit freigelegt wurde;
    • 4B stellt eine Querschnittsansicht durch die in 4A gezeigte Schnittlinie 4B-4B, die eine pFET-Einheit zeigt, durch den Gate-Graben nach der Entfernung des Abschnitts der Silicium-Germanium-Schicht, der durch die Entfernung der Gate-Struktur freigelegt wurde, senkrecht zu der Rippe dar;
    • 5A stellt eine Querschnittsansicht der nFET-Einheit und der pFET-Einheit von 4A durch den Bereich zwischen Rippen (in der Kanal-Richtung) senkrecht zu der Gate-Struktur der nFET-Einheit (parallel zu den Rippen) nach der Bildung einer neuen Gate-Struktur in der pFET-Einheit dar; und
    • 5B stellt eine Querschnittsansicht durch die in 5A gezeigte Schnittlinie 5B-5B, die eine pFET-Einheit zeigt, durch den Gate-Graben nach der Bildung einer neuen Gate-Struktur senkrecht zu der Rippe dar.
  • DETAILLIERTE BESCHREIBUNG
  • Hierin sind detaillierte Ausführungsformen der beanspruchten Strukturen und Verfahren offenbart; es versteht sich jedoch, dass die offenbarten Ausführungsformen lediglich illustrativ für die beanspruchten Strukturen und Verfahren sind, die in verschiedenen Formen ausgeführt werden können. Darüber hinaus soll jedes der Beispiele, die in Verbindung mit den verschiedenen Ausführungsformen angegeben sind, illustrativ und nicht beschränkend sein. Des Weiteren sind die Figuren nicht notwendigerweise maßstabsgetreu, einige Merkmale können übertrieben dargestellt sein, um Details spezieller Komponenten zu zeigen.
  • Bezugnahmen in der Beschreibung auf „eine Ausführungsform“, „eine Ausführungsform“, „eine beispielhafte Ausführungsform“ etc. zeigen an, dass die beschriebene Ausführungsform ein spezielles Merkmal, eine spezielle Struktur oder eine spezielle Eigenschaft beinhalten kann, dass es jedoch möglich ist, dass nicht jede Ausführungsform notwendigerweise das spezielle Merkmal, die spezielle Struktur oder die spezielle Eigenschaft aufweist. Darüber hinaus beziehen sich derartige Ausdrücke nicht notwendigerweise auf die gleiche Ausführungsform. Wenn ein spezielles Merkmal, eine spezielle Struktur oder eine spezielle Eigenschaft in Verbindung mit einer Ausführungsform beschrieben ist, wird übermittelt, dass es in der Kenntnis eines Fachmanns liegt, ein derartiges Merkmal, eine derartige Struktur oder eine derartige Eigenschaft in Verbindung mit anderen Ausführungsformen zu beeinflussen, ob dies explizit beschrieben ist oder nicht.
  • Zu Zwecken der Beschreibung beziehen sich im Folgenden die Begriffe „obere“, „untere“, „rechte“, „linke“, „vertikal“, „horizontal“, „oben“, „unten“ und Ableitungen derselben auf die offenbarte vorliegende Erfindung, wie sie in den Zeichnungsfiguren orientiert ist. Die Begriffe „darüber liegend“, „darunter liegend“, „auf“, „oben auf“, „positioniert auf“ oder „positioniert oben auf“ bedeuten, dass ein erstes Element, wie beispielsweise eine erste Struktur, auf einem zweiten Element, wie beispielsweise einer zweiten Struktur, vorhanden ist, wobei zwischen dem ersten Element und dem zweiten Element zwischenliegende Elemente, wie beispielsweise eine Grenzflächenstruktur, vorhanden sein können. Der Begriff „direkter Kontakt“ bedeutet, dass ein erstes Element, wie beispielsweise eine erste Struktur, und ein zweites Element, wie beispielsweise eine zweite Struktur, ohne irgendwelche intermediäre leitende Schichten, isolierende Schichten oder Halbleiterschichten an der Grenzfläche der zwei Elemente verbunden sind.
  • Schaltungen, wie sie hierin beschrieben sind, können Teil eines Designs für einen integrierten Schaltkreischip sein. Das Chip-Design kann in einer graphischen Computerprogrammiersprache erzeugt werden und in einem Computerspeichermedium gespeichert werden (wie beispielweise einer Disk, einem Band, einer physischen Festplatte oder einer virtuellen Festplatte, wie beispielsweise einem Speicherzugriffsnetzwerk). Wenn der Konstrukteur Chips oder die photolithographischen Masken, die zur Herstellung von Chips verwendet werden, nicht herstellt, kann der Konstrukteur das resultierende Design mittels physischer Mittel (z.B. durch Bereitstellen einer Kopie des Speichermediums, das das Design speichert) oder elektronisch (z.B. durch das Internet) an derartige Entitäten direkt oder indirekt übermitteln. Das gespeicherte Design wird dann in das geeignete Format (z.B. GDSII) für die Herstellung von photolithographischen Masken konvertiert, die typischerweise mehrere Kopien des fraglichen Chip-Designs beinhalten, die auf einem Wafer zu bilden sind. Die photolithographischen Masken werden dazu verwendet, Bereiche des Wafers (und/oder die Schichten darauf) zu definieren, die zu ätzen oder auf andere Weise zu bearbeiten sind.
  • Verfahren, wie sie hierin beschrieben sind, können bei der Herstellung von integrierten Schaltkreischips verwendet werden. Die resultierenden integrierten Schaltkreischips können von dem Hersteller in Rohwaferform (das heißt als ein einzelner Wafer, der mehrere ungepackte Chips aufweist), als blanker Chip oder in einer gepackten Form vertrieben werden. Im letzteren Fall ist der Chip in einer Einzelchippackung (wie beispielsweise einem Kunststoffträger mit Leitungen, die an einer Hauptplatine oder einem anderen übergeordneten Träger befestigt sind) oder in einer Mehrchip-Packung montiert (wie beispielsweise einem Keramikträger, der entweder Oberflächenverbindungen oder vergrabene Verbindungen oder beides aufweist). In jedem Fall ist der Chip dann mit anderen Chips, einzelnen Schaltkreiselementen und/oder anderen signalverarbeitenden Einheiten als Teil von entweder (a) einem Zwischenprodukt, wie beispielsweise einer Hauptplatine, oder (b) einem Endprodukt integriert. Bei dem Endprodukt kann es sich um irgendein Produkt handeln, das integrierte Schaltkreischips beinhaltet, die in einem Bereich von Spielwaren und anderen kostengünstigen Anwendungen bis zu hochentwickelten Computerprodukten liegen, die eine Anzeige, eine Tastatur oder eine andere Eingabeeinheit und einen Zentralprozessor aufweisen.
  • Einige Ausführungsformen der vorliegenden Erfindung erkennen, dass für eine Erhöhung der FinFET-Leistungsfähigkeit ein spannungsreiches Kanalmaterial notwendig ist. Eine Verwendung von SSOI-Substraten als Ausgangswafer ergibt spannungsreiche Rippen. Zugspannungsreiche Rippen (SSOI) sind vorteilhaft für nFET-Einheiten, jedoch nicht für pFET-Einheiten. Daher besteht ein Bedarf, die Zugspannung in den pFET-Rippen zu lösen.
  • Ausführungsformen der vorliegenden Erfindung stellen im Allgemeinen eine Struktur und ein Verfahren zur Bildung von FinFET-Einheiten auf einem Substrat aus einem spannungsreichen Silicium auf einem Isolator (SSOI-Substrat) bereit, das zugspannungsreiche Rippen für nFET-Einheiten und relaxierte Rippen für pFET-Einheiten aufweist. Die Struktur kann durch ein selektives Ätzen einer Opfer-SiGe-Schicht unter den Rippen in dem pFET-Bereich gebildet werden.
  • Die vorliegende Erfindung wird nun im Detail unter Bezugnahme auf die Figuren beschrieben.
  • 1 stellt eine Querschnittsansicht einer Struktur aus einem spannungsreichen Silicium auf einem Isolator (SSOI-Struktur) gemäß einer Ausführungsform der vorliegenden Erfindung dar. Bei einer Ausführungsform beinhaltet die SSOI-Struktur ein Substrat 10, eine dielektrische Schicht 20, eine Silicium-Germanium-Schicht 30 sowie eine Schicht 40 aus einem spannungsreichen Halbleitermaterial für Ausführungsformen, die eine FinFET-Struktur beinhalten, die auf einem SSOI-Vorprodukt aufgebaut ist. Bei einer anderen Ausführungsform können das Substrat 10, die dielektrische Schicht 20 sowie die Silicium-Germanium-Schicht 30 durch ein Substrat aus einem thermisch gemischten Silicium-Germanium auf einem Isolator (TMSGOI-Substrat) oder ein Substrat aus einem spannungsreichen Silicium-Germanium auf einem Isolator (SSGOI-Substrat) ersetzt werden.
  • Das Substrat 10 besteht aus irgendeinem herkömmlichen Halbleiter-Substratmaterial. Ein herkömmliches Halbleiter-Substratmaterial beinhaltet Silicium (Si), Germanium (Ge), Silicium-Germanium (SiGe), Siliciumcarbid, Verbindungshalbleiter vom Typ III-V, Verbindungshalbleiter vom Typ II-VI sowie Kombinationen und Mehrfachschichten derselben, ist jedoch nicht auf diese beschränkt.
  • Über dem Substrat 10 liegt eine dielektrische Schicht 20. Die dielektrische Schicht 20 kann ein vergrabenes Oxid (BOX) oder ein anderes dielektrisches Material aufweisen. Das BOX-Material kann irgendein herkömmliches Oxidmaterial beinhalten, z.B. Siliciumdioxid (SiO2). Die dielektrische Schicht 20 weist eine typische Dicke von etwa 10 nm bis etwa 500 nm auf. Die dielektrische Schicht 20 kann durch thermisches Oxidieren der freiliegenden Oberfläche des Substrats 10 gebildet werden oder kann unter Verwendung von zum Beispiel chemischer Gasphasenabscheidung (CVD) oder atomarer Schichtabscheidung (ALD) auf dem Substrat abgeschieden werden. Wie er hierin verwendet wird, kann der Begriff „abscheiden“, wenn nicht auf andere Weise angegeben, irgendwelche heutzutage bekannten oder später entwickelten Techniken beinhalten, die für das abzuscheidende Material geeignet sind, sind jedoch nicht beschränkt auf zum Beispiel: chemische Gasphasenabscheidung (CVD), CVD mit einem geringen Druck (LPCVD), plasmaunterstütztes CVD, Semi-Atmosphären-CVD (SACVD) sowie CVD mit einem Plasma hoher Dichte (HDPCVD), schnelles thermisches CVD (RTCVD), Ultrahochvakuum-CVD (UHVCVD), CVD mit einem begrenzten Reaktionsablauf (LRPCVD), metallorganisches CVD (MOCVD), Abscheidung durch Sputtern, lonenstrahl-Abscheidung, Elektronenstrahlabscheidung, laserunterstützte Abscheidung, thermische Oxidation, thermische Nitridierung, Aufschleuder-Verfahren, physikalische Gasphasenabscheidung (PVD), atomare Schichtabscheidung (ALD), chemische Oxidierung, Molekularstrahlepitaxie (MBE), Plattieren, Verdampfung.
  • Über der dielektrischen Schicht 20 liegt eine Silicium-Germanium-Schicht 30. Die Silicium-Germanium-Schicht 30 ist über der dielektrischen Schicht 20 ausgebildet. Die Silicium-Germanium-Schicht 30 ist oben auf der dielektrischen Schicht 20 ausgebildet. Die Silicium-Germanium-Schicht 30 wird entweder mittels Waferbonden gefolgt von einem bekannten Smart-Cut®-Verfahren oder mittels Abscheiden von Silicium-Germanium auf einem SOI-Wafer gefolgt von thermischen Misch- und Kondensationsprozessen gebildet. Der Ge-Gehalt der Silicium-Germanium-Schicht 30 liegt typischerweise in einem Bereich von 5 Atomgewichtsprozent bis
    60 Atomgewichtsprozent, wobei von 25 % bis 50 % bevorzugt sind. Typischerweise weist die gebildete Silicium-Germanium-Schicht 30 eine Dicke in einem Bereich von etwa 6 nm bis etwa 100 nm auf, und bevorzugt in einem Bereich von 10 nm bis 20 nm.
  • Über der Silicium-Germanium-Schicht 30 liegt eine Schicht 40 aus einem spannungsreichen Halbleitermaterial. Die Schicht 40 aus einem spannungsreichen Halbleitermaterial kann Silicium, Silicium-Germanium oder irgendein geeignetes Halbleitermaterial beinhalten. Bei einer Ausführungsform weist die Schicht 40 aus einem spannungsreichen Halbleitermaterial ein epitaxial aufgewachsenes Material, das biaxial zugspannungreiches Si enthält, mit Gitterabmessungen auf, die geringer als die Gitterabmessungen der darunter liegenden Silicium-Germanium-Schicht 30 sind. Die Schicht 40 aus einem spannungsreichen Halbleitermaterial kann bis zu einer Dicke aufgewachsen werden, die geringer als ihre kritische Dicke ist. Typischerweise kann die Schicht 40 aus einem spannungsreichen Halbleitermaterial bis zu einer Dicke aufgewachsen werden, die in einem Bereich von etwa 10 nm bis etwa 100 nm liegt.
  • Nach der Bildung der in 1 dargestellten Struktur aus einem spannungsreichen Silicium auf einem Isolator (SSOI-Struktur) werden pFET- und nFET-„FinFET“-Einheiten unter Verwendung von herkömmlichen MOSFET-Prozessschritten gebildet, die beinhalten, jedoch nicht beschränkt sind auf: herkömmliche Gate-Oxidations-Vorreinigung und Gate-Dielektrikum-Bildung; Gate-Leiter-Bildung und Strukturierung, Gate-Reoxidation; Bildung von Source- und Drain-Erweiterungen; Bildung von Seitenwand-Abstandshaltern mittels Abscheidung und Ätzen; sowie Source- und Drain-Bildung. Bei einem typischen FinFET-Herstellungsfluss werden zunächst Rippen überall in dem Wafer strukturiert und einzelne Einheiten werden separiert, nachdem der Gate-Stapel, der Abstandshalter sowie die erhöhte Source/Drain-Struktur gebildet wurden. Ausführungsformen der vorliegenden Erfindung modifizieren bestimmte Prozessschritte oder fügen bestimmte Prozessschritte zu einem herkömmlichen MOSFET-Prozessablauf hinzu, wie nachstehend beschrieben. Einige der herkömmlichen MOSFET-Prozessschritte wurden zwecks Klarheit aus dieser Erörterung weggelassen.
  • 2A stellt eine Querschnittsansicht einer nFET-Einheit und einer pFET-Einheit gemäß einer Ausführungsform der vorliegenden Erfindung durch den Bereich zwischen Rippen (in der Kanal-Richtung) senkrecht zu der Gate-Struktur 50 und der Gate-Struktur 60 (parallel zu Rippen 43 und 45) dar, die aus der in 1 dargestellten Struktur aus einem spannungsreichen Silicium auf einem Isolator (SSOI-Struktur) hergestellt wurden.
  • Die Rippen 43 und 45 werden unter Verwendung von Lithographie und Ätzen der Schicht 40 aus einem spannungsreichen Halbleitermaterial und der Silicium-Germanium-Schicht 30 bis hinunter zu der dielektrischen Schicht 20 gebildet. Die Rippe 43 liegt in dem nFET-Bereich, und die Rippe 45 liegt in dem pFET-Bereich. Nach der Bildung beträgt eine Dicke einer exemplarischen Rippe etwa 4 nm bis etwa 20 nm, wobei 6 nm bis 10 nm bevorzugt sind, und eine Höhe einer exemplarischen Rippe beträgt etwa 20 nm bis etwa 100 nm, wobei 30 nm bis 70 nm bevorzugt sind. Die Länge der Rippen kann in einem Bereich von etwa 100 nm bis einigen Mikrometern liegen. Das Gate-Rastermaß kann jedoch 40 nm bis 500 nm betragen. Die Schicht 40 aus einem spannungsreichen Halbleitermaterial und die Silicium-Germanium-Schicht 30 können unter Verwendung einer Trockenätz-Technik geätzt werden (z.B. einer Plasma-Trockenätz-Technik, wie beispielsweise von reaktivem Ionenätzen (RIE) oder dergleichen oder einer Nicht-Plasma-Ätz-Technik unter Verwendung zum Beispiel eines Fluor enthaltenden Gases).
  • Gate-Bereiche in dem nFET-Bereich und in dem pFET-Bereich sind durch eine oder mehrere Schichten definiert, die jeweils quer zu den Rippen 43, 45 gestapelt sind. Bei der Bildung der Gate-Strukturen 50 und 60 werden ein Gate-Dielektrikum-Material und ein Gate-Leiter zwischen und über den Rippen 43 und 45 abgeschieden und dann unter Verwendung von Lithographie- und Ätz-Schritten strukturiert, um Gate-Stapel-Schichten zu definieren (Schichten, welche die Gate-Struktur 50 und die Gate-Struktur 60 bilden), die sich jeweils quer zu den Rippen 43 und 45 erstrecken. Bei einer Ausführungsform können die Gate-Strukturen 50 und 60 wenigstens ein Gate-Dielektrikum-Material und einen Gate-Leiter beinhalten. Das Gate-Dielektrikum-Material kann z.B. Siliciumdioxid, Siliciumoxynitrid, ein Dielektrikum mit einem hohen k etc. beinhalten. Ein Gate-Leiter kann Polysilicium, ein Metall, eine Kombination von beiden etc. beinhalten. Die pFET-Einheit und die nFET-Einheit können nach Wunsch entweder identische oder unterschiedliche Gate-Stapel aufnehmen, um die Schwellenspannung einzustellen (die Rippe 43 liegt in dem nFET-Bereich und die Rippe 45 liegt in dem pFET-Bereich).
  • Auf entgegengesetzten Seiten der Gate-Struktur 50 und der Gate-Struktur 60 werden Abstandshalter 70 gebildet. Die Abstandshalter 70 werden mittels Abscheidung und Strukturieren eines Isolatormaterials auf den Seitenwänden der Gate-Struktur 50 und der Gate-Struktur 60 gebildet. Bei dem Isolatormaterial kann es sich um irgendein dielektrisches Material handeln, das SiN, Si3N4, SiO2, Siliciumkohlenstoffnitrid und dergleichen beinhaltet, das jedoch nicht auf diese beschränkt ist.
  • Nach der Bildung der Gate-Strukturen 50 und 60 sowie der Abstandshalter 70 wird mittels irgendeines geeigneten Prozesses, wie beispielsweise CVD, die Schicht 80 aus einem Zwischenschicht-Dielektrikum (ILD) über der nFET-Einheit und die pFET-Einheit (z.B. über den Gate-Strukturen 50 und 60, über den Abstandshalter 70, über den Rippen 43 und 45, über jeglichen freiliegenden Abschnitten der dielektrischen Schicht 20) gebildet. Die ILD-Schicht 80 weist ein dielektrisches Material auf. Das dielektrische Material kann Siliciumoxid, Siliciumnitrid, Siliciumoxynitrid, Spin-on-Glas (SOG), fluoriertes Quarzglas (FSG), mit Kohlenstoff dotiertes Siliciumoxid (z.B. SiCOH), Xerogel, Aerogel, amorpher fluorierter Kohlenstoff, Parylen, BCB (Bis-Benzocyclobutene), Flare, SiLK (Dow Chemical, Midland, Mich.), Polyimid, nichtporöse Materialien, poröse Materialen und/oder Kombinationen derselben aufweisen. Bei einigen Ausführungsformen kann die ILD-Schicht 80 ein dielektrisches Material aus einem Plasma hoher Dichte (HDP) (z.B. ein HDP-Oxid) und/oder ein dielektrisches Material aus einem Prozess mit einem hohen Aspekt-Verhältnis (HARP) (z.B. ein HARP-Oxid) beinhalten. Die ILD-Schicht 80 weist irgendeine geeignete Dicke auf. Bevorzugt weist die ILD-Schicht 80 eine Dicke von etwa auf. Es versteht sich, dass die ILD-Schicht 80 ein dielektrisches Material oder mehrere dielektrische Materialien und/oder eine dielektrische Schicht oder mehrere dielektrische Schichten aufweisen kann.
  • Nachfolgend wird die ILD-Schicht 80 mittels eines chemisch-mechanischen Polier(CMP)-Prozesses planarisiert, bis ein oberer Abschnitt von wenigstens der Gate-Struktur 60 freigelegt ist. Bei einer Ausführungsform ist eine obere Oberfläche der ILD-Schicht 80 koplanar mit einer oberen Oberfläche der Gate-Strukturen 50 und 60 und einer oberen Oberfläche der Abstandshalter 70, wie in 2A dargestellt.
  • 2B stellt eine Querschnittsansicht durch die in 2A gezeigte Schnittlinie 2B-2B, die eine pFET-Einheit zeigt, durch die Gate-Struktur 60 senkrecht zu der Rippe 45 (z.B. der Silicium-Germanium-Schicht 30 und der Schicht 40 aus einem spannungsreichen Halbleitermaterial) gemäß einer Ausführungsform der vorliegenden Erfindung dar. 2B stellt die Gate-Struktur 60 dar, welche die Rippe 45 (z.B. die Silicium-Germanium-Schicht 30 und die Schicht 40 aus einem spannungsreichen Halbleitermaterial) auf drei Seiten umgibt. Die Rippe 45 ist im Moment so gezeigt, dass sie aus der Silicium-Germanium-Schicht 30 und der Schicht 40 aus einem spannungsreichen Halbleitermaterial besteht.
  • 3A zeigt eine Querschnittsansicht der nFET-Einheit und der pFET-Einheit von 2A durch den Bereich zwischen Rippen (in der Kanal-Richtung) senkrecht zu dem Gate 50 (parallel zu den Rippen 43 und 45), nachdem die Gate-Struktur 60 entfernt wurde.
  • Bei einer Ausführungsform wird die Gate-Struktur 60 unter Verwendung eines Metall-Gate-Ersetzungsprozesses entfernt. Der Entfernungsprozess wird durchgeführt, um die Gate-Struktur 60 zu ätzen und diese vollständig zu entfernen. Wie in 3A gezeigt, bildet die Entfernung der Gate-Struktur 60 einen Gate-Graben zwischen den Seitenwand-Abstandshaltern 70, der einen Abschnitt der Rippe 45 freilegt (z.B. Abschnitte der Schicht 40 aus einem spannungsreichen Halbleitermaterial und der Silicium-Germanium-Schicht 30), der von der Gate-Struktur 60 bedeckt ist. Die dielektrische Schicht 20 wirkt als eine Ätzstoppschicht.
  • Zur Entfernung der Gate-Struktur 60 können herkömmliche Techniken eingesetzt werden. Bei einer Ausführungsform wird eine Maske (nicht gezeigt) über dem nFET-Bereich abgeschieden (z.B. darüber, um die Gate-Struktur 50 zu schützen, während die obere Oberfläche der Gate-Struktur 60 freiliegend bleibt). Bei einer Ausführungsform handelt es sich bei der Maske um eine Nitrid-Hartmaske. Bei verschiedenen Ausführungsformen kann es sich bei der Maske um Siliciumnitrid (SiN) mit einer typischen Dicke von etwa 10 nm handeln, die zum Beispiel unter Verwendung einer chemischen Gasphasenabscheidung mit einem niedrigen Druck (LPCVD) abgeschieden wird. Bei weiteren Ausführungsformen kann es sich bei der Maske um irgendein Maskenmaterial handeln, das während der Entfernung der Gate-Struktur 60 als eine Ätzmaske wirken kann (z.B. ein Nitrid, ein Oxid/Nitrid-Stapel, Titannitrid, Siliciumnitrid, Siliciumdioxid, Siliciumcarbid, Siliciumcarbidnitrid etc.).
  • Bei einer Ausführungsform wird nach dem Schützen der Gate-Struktur 50 die freiliegende Gate-Struktur 60 unter Verwendung eines nasschemischen Ätzvorgangs, wie beispielsweise TMAH, oder eines Trockenätzvorgangs, wie beispielsweise RIE, entfernt, wobei die dielektrische Schicht 20, die Seitenwände der Abstandshalter 70 und ein Abschnitt der Schicht 40 aus einem spannungsreichen Halbleitermaterial sowie ein Abschnitt der Silicium-Germanium-Schicht 30 freigelegt werden. Ein Fachmann erkennt, dass die Art des verwendeten Ätzvorgangs von dem Material abhängig ist, aus dem die Gate-Struktur 60 besteht, es können weitere Ätzprozesse verwendet werden, z.B. ein nasschemischer Ätzvorgang, Laserablation etc.
  • 3B stellt eine Querschnittsansicht durch die in 3A gezeigte Schnittlinie 3B-3B, die eine pFET-Einheit zeigt, durch einen Gate-Graben, der durch die Entfernung der Gate-Struktur 60 gebildet wurde, senkrecht zu der Rippe 45 (z.B. der Silicium-Germanium-Schicht 30 und der Schicht 40 aus einem spannungsreichen Halbleitermaterial) gemäß einer Ausführungsform der vorliegenden Erfindung dar. 3B stellt einen Gate-Graben dar, der durch die Entfernung der Gate-Struktur 60 gebildet wurde. Die Rippe 45 (z.B. die Silicium-Germanium-Schicht 30 und die Schicht 40 aus einem spannungsreichen Halbleitermaterial) liegt nun auf drei Seiten frei. Die Rippe 45 ist im Moment so gezeigt, dass sie aus der Silicium-Germanium-Schicht 30 und der Schicht 40 aus einem spannungsreichen Halbleitermaterial besteht.
  • 4A stellt eine Querschnittsansicht der nFET-Einheit und der pFET-Einheit von 3A durch den Bereich zwischen Rippen (in der Kanal-Richtung) senkrecht zu der Gate-Struktur 50 (parallel zu den Rippen 43 und 45), nachdem der Abschnitt der Silicium-Germanium-Schicht 30 entfernt wurde, der durch die Entfernung der Gate-Struktur 60 freigelegt wurde, gemäß einer Ausführungsform der vorliegenden Erfindung dar.
  • Bei einer Ausführungsform wird der Abschnitt der Silicium-Germanium-Schicht 30 entfernt, der durch die Entfernung der Gate-Struktur 60 freigelegt wurde. Der Abschnitt der Silicium-Germanium-Schicht 30, der durch die Entfernung der Gate-Struktur 60 freigelegt wurde, kann unter Verwendung von zum Beispiel einem Ätzprozess mit HCI-Gas von unterhalb der Schicht 40 aus einem spannungsreichen Halbleitermaterial entfernt werden. Die Entfernung des Abschnitts der Silicium-Germanium-Schicht 30 legt eine untere Oberfläche des Abschnitts der Schicht 40 aus einem spannungsreichen Halbleitermaterial frei, der durch die Entfernung der Gate-Struktur 60 freigelegt wurde.
  • 4B stellt eine Querschnittsansicht durch die in 4A gezeigte Schnittlinie 4B-4B, die eine pFET-Einheit zeigt, durch den Gate-Graben, nachdem der Abschnitt der Silicium-Germanium-Schicht 30 entfernt wurde, der durch die Entfernung der Gate-Struktur 60 freigelegt wurde, senkrecht zu der Rippe 45 (z.B. der Schicht 40 aus einem spannungsreichen Halbleitermaterial) gemäß einer Ausführungsform der vorliegenden Erfindung dar. 4B stellt den Gate-Graben nach der Entfernung des Abschnitts der Silicium-Germanium-Schicht 30 dar, der durch die Entfernung der Gate-Struktur 60 freigelegt wurde. Die Rippe 45 (z.B. die Schicht 40 aus einem spannungsreichen Halbleitermaterial) liegt nun auf allen vier Seiten frei. Die Rippe 45 ist im Moment so gezeigt, dass sie aus der Schicht 40 aus einem spannungsreichen Halbleitermaterial besteht. Darüber hinaus werden die vier Seiten der Rippe 45 durch die Entfernung des Abschnitts der Silicium-Germanium-Schicht 30 freigelegt, der durch die Entfernung der Gate-Struktur 60 freigelegt wurde, wobei eine Rippe erzeugt wird, die sich durch den Gate-Graben erstreckt.
  • 5 stellt eine Querschnittsansicht der nFET-Einheit und der pFET-Einheit von 4A durch den Bereich zwischen Rippen (in der Kanal-Richtung) senkrecht zu dem Gate 50 (parallel zu den Rippen 43 und 45) nach der Bildung einer Gate-Struktur 90 gemäß einer Ausführungsform der vorliegenden Erfindung dar.
  • Bei einer Ausführungsform weist die Gate-Struktur 90 einen Stapel von Materialien auf, der dem Fachmann bekannt ist, die unter Verwendung von zum Beispiel CVD oder ALD abgeschieden werden, und kann ein dielektrisches Material mit einem hohen k beinhalten. Bei verschiedenen Ausführungsformen beinhaltet die Bildung der Gate-Struktur 90 die Abscheidung eines Gate-Dielektrikum-Materials. Bei einer Ausführungsform besteht das Gate-Dielektrikum-Material aus einem dielektrischen Material mit einem hohen k, das ohne Beschränkung Hafniumdioxid (HfO2), Hafniumsilicate (HfSiOx), Aluminiumoxid (Al2O3), Zirkoniumoxid (ZrO3) oder Lanthanoxid (La2O3) beinhaltet. Das Gate-Dielektrikum-Material wird auf der Oberfläche der ILD-Schicht 80, den freiliegenden Oberseiten und Seitenwandoberflächen der Abstandshalter 70, dem freiliegenden Abschnitt der dielektrischen Schicht 20 sowie den vier Seiten des freiliegenden Abschnitts der Rippe 45 (z.B. der Schicht 40 aus einem spannungsreichen Halbleitermaterial) abgeschieden.
  • Bei einer Ausführungsform beinhaltet die Gate-Struktur 90 ein die Austrittsarbeit einstellendes Metall und ein Gate-Leiter-Material. Bei dem die Austrittsarbeit einstellenden Metall kann es sich um ein Material handeln, wie beispielsweise Titannitrid (TiN) oder Tantalnitrid (TaN), das über dem Gate-Dielektrikum-Material abgeschieden wird. Ein Fachmann erkennt, dass die Auswahl und Verwendung eines die Austrittsarbeit einstellenden Metalls auf den gewünschten elektrischen Eigenschaften der FinFET-Einheit beruht. Das Gate-Leiter-Material wird über dem die Austrittsarbeit einstellende Metall abgeschieden, wobei der Gate-Graben zum Beispiel mit Wolfram (W) oder Aluminium (AI) gefüllt wird. Die verschiedenen Schichten und Materialien der Gate-Struktur 90 sind als Beispiele angegeben. Überschüssige Materialien, die zur Bildung der Gate-Struktur 90 verwendet werden, können von der Oberfläche der ILD-Schicht 80 entfernt werden. Zum Beispiel kann CMP dazu verwendet werden, die überschüssigen Materialien zu entfernen, die zur Bildung der Gate-Struktur 90 verwendet werden, die ein dielektrisches Gate-Material, das die Austrittsarbeit einstellende Metall sowie das Gate-Leiter-Material beinhalten. Das Resultat ist eine Gate-Struktur 90, die unterhalb eines Abschnitts der Rippe 45 (z.B. der Schicht 40 aus einem spannungsreichen Halbleitermaterial) vergraben ist und diesen auf vier Seiten umgibt.
  • Bei einer weiteren Ausführungsform beinhaltet die Gate-Struktur 90 einen Abschnitt aus einem fließfähigen Oxid. Der Abschnitt aus einem fließfähigen Oxid ist zwischen der dielektrischen Schicht 20 und einer unteren Oberfläche des freiliegenden Abschnitts der Rippe 45 (z.B. der Schicht 40 aus einem spannungsreichen Halbleitermaterial) angeordnet. Bei einer Ausführungsform kann es sich bei dem fließfähigen Oxid um irgendeinen Typ von fließfähigem Oxid handeln, das in der Lage ist, den Boden des Gate-Grabens bis zu der Höhe der unteren Oberfläche des freiliegenden Abschnitts der Rippe 45 (z.B. der Schicht 40 aus einem spannungsreichen Halbleitermaterial) zu füllen. Das Resultat ist die Gate-Struktur 90 mit einem Abschnitt (einem fließfähigen Oxid), der (das) unterhalb eines Abschnitts der Rippe 45 (z.B. der Schicht 40 aus einem spannungsreichen Halbleitermaterial) vergraben ist, und einem weiteren Abschnitt, der den Abschnitt der Rippe 45 auf drei Seiten umgibt.
  • 5B stellt eine Querschnittsansicht durch die in 5A gezeigte Schnittlinie 5B-5B, die eine pFET-Einheit darstellt, durch den Gate-Graben nach der Bildung der Gate-Struktur 90 senkrecht zu der Rippe 45 (z.B. der Schicht 40 aus einem spannungsreichen Halbleitermaterial) gemäß einer Ausführungsform der vorliegenden Erfindung dar. 5B stellt den Gate-Graben nach der Bildung der Gate-Struktur 90 dar. Die Rippe 45 (z.B. die Schicht 40 aus einem spannungsreichen Halbleitermaterial) ist nun auf allen vier Seiten von der Gate-Struktur 90 umgeben.
  • Die Gate-Struktur 90 weist einen Abschnitt (ein fließfähiges Oxid), der unterhalb eines Abschnitts der Rippe 45 (z.B. der Schicht 40 aus einem spannungsreichen Halbleitermaterial) vergraben ist, sowie einen weiteren Abschnitt auf, der den Abschnitt der Rippe 45 auf drei Seiten umgibt.

Claims (18)

  1. Verfahren zum Herstellen einer Halbleiter-Einheit, das aufweist: Bereitstellen einer Struktur aus einem spannungsreichen Silicium auf einem Isolator (SSOI-Struktur), wobei die SSOI-Struktur wenigstens ein Substrat (10), eine auf dem Substrat angeordnete dielektrische Schicht (20), eine auf der dielektrischen Schicht angeordnete Silicium-Germanium-Schicht (30) sowie eine direkt auf der Silicium-Germanium-Schicht angeordnete Schicht (40) aus einem spannungsreichen Halbleitermaterial aufweist; Bilden einer Mehrzahl von Rippen auf der SSOI-Struktur, indem die Schicht aus einem spannungsreichen Halbleitermaterial und die Silicium-Germanium-Schicht bis herunter zu der dielektrischen Schicht geätzt werden, wobei sich wenigstens eine Rippe (43) der Mehrzahl von Rippen in einem nFET-Bereich der SSOI-Struktur befindet und sich wenigstens eine Rippe (45) der Mehrzahl von Rippen in einem pFET-Bereich der SSOI-Struktur befindet; Bilden einer ersten Gate-Struktur (50) über einem ersten Abschnitt der wenigstens einen Rippe der Mehrzahl von Rippen in dem nFET-Bereich; Bilden einer zweiten Gate-Struktur (60) über einem zweiten Abschnitt der wenigstens einen Rippe der Mehrzahl von Rippen in dem pFET-Bereich derart, dass die zweite Gate-Struktur den zweiten Abschnitt auf drei Seiten umgibt; Entfernen der zweiten Gate-Struktur über dem zweiten Abschnitt der wenigstens einen Rippe der Mehrzahl von Rippen in dem pFET-Bereich; Entfernen der Silicium-Germanium-Schicht, die durch Entfernen der zweiten Gate-Struktur über dem zweiten Abschnitt freiliegt; und Bilden einer dritten Gate-Struktur (90) über dem zweiten Abschnitt der wenigstens einen Rippe der Mehrzahl von Rippen in dem pFET-Bereich derart, dass die dritte Gate-Struktur den zweiten Abschnitt auf allen vier Seiten umgibt, wobei die dritte Gate-Struktur einen Abschnitt aus einem fließfähigen Oxid aufweist, wobei der Abschnitt aus einem fließfähigen Oxid zwischen der dielektrischen Schicht und einer unteren Oberfläche des zweiten Abschnitts der wenigstens einen Rippe der Mehrzahl von Rippen in dem pFET-Bereich angeordnet ist.
  2. Verfahren nach Anspruch 1, wobei ein Germanium-Gehalt der Silicium-Germanium-Schicht in einem Bereich von 5 Atomgewichtsprozent bis 60 Atomgewichtsprozent liegt.
  3. Verfahren nach Anspruch 1, wobei ein Germanium-Gehalt der Silicium-Germanium-Schicht in einem Bereich von 25 Atomgewichtsprozent bis 50 Atomgewichtsprozent liegt.
  4. Verfahren nach Anspruch 1, wobei die Silicium-Germanium-Schicht eine Dicke in einem Bereich von etwa 5 nm bis etwa 100 nm aufweist.
  5. Verfahren nach Anspruch 1, wobei die Silicium-Germanium-Schicht eine Dicke in einem Bereich von etwa 10 nm bis 20 nm aufweist.
  6. Verfahren nach Anspruch 1, wobei die Silicium-Germanium-Schicht mittels eines Wafer-Bond-Prozesses auf der dielektrischen Schicht angeordnet wird.
  7. Verfahren nach Anspruch 1, wobei das Substrat und die dielektrische Schicht Komponenten eines Silicium-auf-Isolator(SOI)-Substrats sind und wobei die Silicium-Germanium-Schicht durch Abscheiden von Silicium-Germanium auf dem SOI-Substrat gefolgt von thermischen Misch- und Kondensationsprozessen gebildet wird.
  8. Verfahren nach Anspruch 1, wobei die dielektrische Schicht ein vergrabenes Oxid (BOX) aufweist.
  9. Verfahren nach Anspruch 1, wobei die dielektrische Schicht Siliciumdioxid aufweist.
  10. Verfahren nach Anspruch 1, wobei das Entfernen der Silicium-Germanium-Schicht, die durch Entfernen der zweiten Gate-Struktur über dem zweiten Abschnitt freigelegt wurde, aufweist: Ätzen der Silicium-Germanium-Schicht, die durch Entfernen der zweiten Gate-Struktur über dem zweiten Abschnitt freigelegt wurde, unter Verwendung eines Ätzvorgangs mit HCI-Gas.
  11. Verfahren nach Anspruch 1, wobei das Substrat eines oder mehrere der folgenden aufweist: Silicium; Germanium; Silicium-Germanium; Siliciumcarbid; Verbindungshalbleiter vom III-V-Typ; Verbindungshalbleiter vom II-VI-Typ; sowie Kombinationen und Mehrfachschichten derselben.
  12. Verfahren nach Anspruch 1, wobei die Mehrzahl von Rippen eine Dicke in einem Bereich von etwa 6 nm bis etwa 10 nm aufweist.
  13. Verfahren nach Anspruch 1, wobei die Mehrzahl von Rippen eine Höhe in einem Bereich von 30 nm bis 70 nm aufweist.
  14. Halbleiter-Einheit, die aufweist: eine Struktur aus einem spannungsreichen Silicium auf einem Isolator (SSOI-Struktur), wobei die SSOI-Struktur wenigstens ein Substrat (10), eine auf dem Substrat angeordnete dielektrische Schicht (20), eine auf der dielektrischen Schicht angeordnete Silicium-Germanium-Schicht (30) sowie eine direkt auf der Silicium-Germanium-Schicht angeordnete Schicht (40) aus einem spannungsreichen Halbleitermaterial aufweist; eine Mehrzahl von Rippen auf der SSOI-Struktur, die in der Schicht aus einem spannungsreichen Halbleitermaterial und der Silicium-Germanium-Schicht darunter ausgebildet ist, wobei sich wenigstens eine (43) Rippe der Mehrzahl von Rippen in einem nFET-Bereich der SSOI-Struktur befindet und sich wenigstens eine Rippe (45) der Mehrzahl von Rippen in einem pFET-Bereich der SSOI-Struktur befindet; eine erste Gate-Struktur (50) über einem ersten Abschnitt der wenigstens einen Rippe der Mehrzahl von Rippen in dem nFET-Bereich, wobei die erste Gate-Struktur den ersten Abschnitt auf drei Seiten umgibt und wobei die Silicium-Germanium-Schicht zwischen der dielektrischen Schicht und einer unteren Oberfläche des ersten Abschnitts angeordnet ist; und eine zweite Gate-Struktur (90) über einem zweiten Abschnitt der wenigstens einen Rippe der Mehrzahl von Rippen in dem pFET-Bereich, wobei die zweite Gate-Struktur den zweiten Abschnitt auf allen vier Seiten umgibt, wobei die zweite Gate-Struktur einen Abschnitt aus einem fließfähigen Oxid aufweist, wobei der Abschnitt aus einem fließfähigen Oxid zwischen der dielektrischen Schicht und einer unteren Oberfläche des zweiten Abschnitts der wenigstens einen Rippe der Mehrzahl von Rippen in dem pFET-Bereich angeordnet ist.
  15. Halbleiter-Einheit nach Anspruch 14, wobei ein Germanium-Gehalt der Silicium-Germanium-Schicht in einem Bereich von 5 Atomgewichtsprozent bis 60 Atomgewichtsprozent liegt.
  16. Halbleiter-Einheit nach Anspruch 14, wobei ein Germanium-Gehalt der Silicium-Germanium-Schicht in einem Bereich von 25 Atomgewichtsprozent bis 50 Atomgewichtsprozent liegt.
  17. Halbleiter-Einheit nach Anspruch 14, wobei die erste Gate-Struktur und die zweite Gate-Struktur jeweils wenigstens ein Gate-Dielektrikum-Material und einen Gate-Leiter aufweisen.
  18. Halbleiter-Einheit nach Anspruch 17, wobei das Gate-Dielektrikum-Material Siliciumdioxid, Siliciumoxynitrid oder ein Dielektrikum mit einem hohen k ist; und wobei der Gate-Leiter Polysilicium oder ein Metall ist.
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