DE102016204992B4 - Nano-Streifen-Kanal-Transistor mit Back-Bias-Steuerung - Google Patents

Nano-Streifen-Kanal-Transistor mit Back-Bias-Steuerung Download PDF

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    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched

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Abstract

Halbleitereinheit, die aufweist:
ein Substrat (100);
einen Nano-Streifen-Kanal, der oberhalb des Substrats (100) und um einen Kern herum ausgebildet ist;
ein Gate (110), das um den Nano-Streifen-Kanal (130) herum ausgebildet ist;
einen oder mehrere Abstandshalter (160), der bzw. die lateral wenigstens auf einer Seitenwand des Gates (110) ausgebildet ist bzw. sind;
einen Bereich für eine Back-Bias-Steuerung, der in wenigstens dem Kern des Nano-Streifen-Kanals (130) ausgebildet ist;
eine dielektrische Schicht (150), die zwischen dem Nano-Streifen-Kanal (130) und dem Bereich für die Back-Bias-Steuerung ausgebildet ist;
einen Source-/Drain-Bereich (120), der epitaxial um den Nano-Streifen-Kanal (130) herum benachbart zu jedem Abstandshalter (160) von dem einen oder den mehreren Abstandshaltern gebildet ist; und
einen Metallkontakt (540), der in dem Bereich für die Back-Bias-Steuerung ausgebildet ist, wobei der Metallkontakt dazu verwendet wird, eine Spannung an den Bereich für die Back-Bias-Steuerung anzulegen.

Description

  • Hintergrund der Erfindung
  • Die vorliegende Erfindung bezieht sich allgemein auf das Gebiet von Transistoren und spezieller auf das Steuern der Schwellenspannung von dreidimensionalen Transistor-Einheiten unter Verwendung einer Backside-Steuerung.
  • Mit dem Herunterskalieren von integrierten Schaltkreisen und höheren Anforderungen hinsichtlich der Anzahl von Transistoren, die in integrierten Schaltkreisen vorliegen, müssen Transistoren höhere Ansteuerungsströme bei zunehmend geringeren Abmessungen aufweisen. In ihrer grundlegenden Form beinhaltet eine Nano-Streifen-Transistor-Einheit eine Source, einen Drain und einen oder mehrere streifenförmige Kanäle zwischen der Source und dem Drain. Eine Gate-Elektrode über dem Kanal (den Kanälen) regelt einen Strom von Elektronen zwischen der Source und dem Drain. Im Allgemeinen erleichtern Ausführungen von Nano-Streifen-Transistoren ein Herstellen von immer kleineren Transistoren, das Steuern der Herstellungsschritte, die zur Erzeugung von ausreichend kleinen Transistoren erforderlich sind, ist jedoch häufig problematisch.
  • Im bekannten Stand der Technik sind bereits folgende Technologien bekannt: das Dokument US 2014/0183452 A1 beschreibt eine Halbleitervorrichtung mit einem Substrat und einer Source- und eine Drain-Struktur, die auf einem Substrat ausgebildet sind. Zusätzlich weist die Halbleitervorrichtung mindestens eine Nanodraht-Struktur auf, welche die Source- und die Drain-Struktur miteinander verbindet und als Kanal zwischen ihnen dient. Darüber hinaus beschreibt das Dokument US 2013/0140612 A1 eine Back-Bias-Region, die auf einem Substrat gebildet ist. Eine vergrabene Isolatorschicht bedeckt das Substrat und die Back-Bias-Region. Auf der vergrabenen Isolatoren-Schicht wird ein Kern gebildet, der teilweise die Back-Bias-Region überlappt. Ein Drain-Bereich steht im Kontakt mit dem Kern. Eine Gate-Elektrode überdeckt eine oberer und seitliche Oberfläche des Kerns.
  • Kurzdarstellung
  • Ausführungsformen der Erfindung offenbaren eine Halbleitereinheit sowie ein Verfahren zum Bilden einer Halbleitereinheit. Es wird eine Nano-Streifen-Transistor-Einheit bereitgestellt, die beinhaltet: ein Substrat, einen Nano-Streifen-Kanal, einen Kernbereich in der Mitte des Nano-Streifen-Kanals, ein Gate, das um den Nano-Streifen-Kanal herum ausgebildet ist, einen Abstandshalter, der auf jeder Seitenwand des Gates ausgebildet ist, sowie einen Source- und Drain-Bereich, der epitaxial benachbart zu jedem Abstandshalter gebildet ist. Der Kernbereich in der Mitte des Nano-Streifen-Kanals wird selektiv geätzt. Auf den freigelegten Teilbereichen des Nano-Streifen-Kanals wird ein dielektrisches Material abgeschieden. Auf dem dielektrischen Material innerhalb des Kerns des Nano-Streifen-Kanals und auf dem Substrat benachbart zu der Nano-Streifen-Transistor-Einheit wird ein Bereich für eine Back-Bias-Steuerung gebildet. In dem Bereich für die Back-Bias-Steuerung wird ein Metall-Kontakt gebildet.
  • Figurenliste
    • 1 stellt eine Schnittansicht eines Anfangswafers dar, der ein Halbleitersubstrat und eine Nano-Streifen-Transistor-Einheit gemäß einer Ausführungsform der Erfindung beinhaltet, auf der die Erfindung gebildet ist.
    • 2 stellt eine Schnittansicht der Entfernung eines Dummy-Kerns der Nano-Streifen-Transistor-Einheit von 1 gemäß einer Ausführungsform der Erfindung dar.
    • 3 stellt eine Schnittansicht der Abscheidung einer dielektrischen Schicht auf den freiliegenden Teilbereichen der Nano-Streifen-Transistor-Einheit von 1 gemäß einer Ausführungsform der Erfindung dar.
    • 4 stellt eine Schnittansicht der Abscheidung einer Metallschicht auf den freiliegenden Teilbereichen der Nano-Streifen-Transistor-Einheit von 1 gemäß einer Ausführungsform der Erfindung dar.
    • 5 stellt eine Schnittansicht der Planarisierung der Metallschicht von 4 und der Bildung von Kontakten für die Nano-Streifen-Transistor-Einheit von 1 dar.
    • 6 stellt eine Ausführungsform der Erfindung dar, bei der mehrere Nano-Streifen-Transistor-Einheiten gemäß einer Ausführungsform der Erfindung nebeneinander unter Rahmenbedingungen gebildet werden, unter denen Komponenten nicht auf Rastermaß gefertigt werden.
  • 7 stellt eine Ausführungsform der Erfindung dar, bei der mehrere Nano-Streifen-Transistor-Einheiten gemäß einer Ausführungsform der Erfindung nebeneinander unter Rahmenbedingungen gebildet werden, unter denen Komponenten auf Rastermaß gefertigt werden.
  • Detaillierte Beschreibung
  • Ausführungsformen der vorliegenden Erfindung stellen allgemein ein Verfahren zum Steuern der Schwellenspannung einer dreidimensionalen Transistor-Einheit bereit. Hierin ist eine detaillierte Beschreibung von Ausführungsformen der beanspruchten Strukturen und Verfahren eingeschlossen; es versteht sich jedoch, dass die offenbarten Ausführungsformen lediglich illustrativ für die beanspruchten Strukturen und Verfahren sind, die in verschiedenen Formen ausgeführt werden können. Darüber hinaus soll jedes der Beispiele, die in Verbindung mit den verschiedenen Ausführungsformen angegeben sind, illustrativ und nicht beschränkend sein. Des Weiteren sind die Figuren nicht zwangsläufig maßstabsgetreu; einige Merkmale können übertrieben dargestellt sein, um Details von speziellen Komponenten zu zeigen. Daher sollen spezifische strukturelle und funktionelle Details, die hierin offenbart sind, nicht als beschränkend, sondern lediglich als eine repräsentative Grundlage ausgelegt werden, um einen Fachmann zu lehren, die Verfahren und Strukturen der vorliegenden Offenbarung verschiedenartig einzusetzen.
  • Bezugnahmen in der Beschreibung auf „eine Ausführungsform“, „eine Ausführungsform“, „eine beispielhafte Ausführungsform“ etc. zeigen an, dass die beschriebene Ausführungsform ein spezielles Merkmal, eine spezielle Struktur oder eine spezielle Eigenschaft beinhalten kann, dass jedoch jede Ausführungsform möglicherweise nicht zwangsläufig das spezielle Merkmal, die spezielle Struktur oder die spezielle Eigenschaft beinhaltet. Darüber hinaus beziehen sich derartige Phrasen nicht zwangsläufig auf die gleiche Ausführungsform. Wenn des Weiteren ein spezielles Merkmal, eine spezielle Struktur oder eine spezielle Eigenschaft in Verbindung mit einer Ausführungsform beschrieben wird, wird zu bedenken gegeben, dass es in der Kenntnis eines Fachmanns liegt, ein derartiges Merkmal, eine derartige Struktur oder eine derartige Eigenschaft in Verbindung mit anderen Ausführungsformen zu beeinflussen, ob dies explizit beschrieben ist oder nicht.
  • Für die Zwecke der Beschreibung beziehen sich die Ausdrücke „oberer (obere, oberes)“, „unterer (untere, unteres)“, „rechts“, „links“, „vertikal“, „horizontal“, „oben“, „unten“ sowie abgeleitete Ausdrücke derselben im Folgenden auf offenbarte Strukturen und Verfahren, wie sie in den Figuren orientiert sind. Die Ausdrücke „darüber liegend“, „über“, „positioniert auf“ oder „positioniert über“ bedeuten, dass ein erstes Element, wie beispielsweise eine erste Struktur, auf einem zweiten Element vorhanden ist, wie beispielsweise einer zweiten Struktur, wobei zwischenliegende Elemente, wie beispielsweise eine Grenzflächenstruktur, zwischen dem ersten und dem zweiten Element vorhanden sein können. Der Ausdruck „direkter Kontakt“ bedeutet, dass ein erstes Element, wie beispielsweise eine erste Struktur, und ein zweites Element, wie beispielsweise eine zweite Struktur, ohne irgendwelche dazwischengeschaltete leitende, isolierende oder halbleitende Schichten an der Grenzfläche der zwei Elemente verbunden sind.
  • Nunmehr wird die vorliegende Erfindung detailliert unter Bezugnahme auf die Figuren beschrieben. 1 stellt eine Schnittansicht eines Anfangs-Wafers und eines Nano-Streifen-Kanal-Transistors dar, der gemäß einer Ausführungsform der Erfindung beinhaltet: ein Halbleitersubstrat 100, ein Dummy-Gate 110, einen Source- und Drain-Bereich 120, einen Umhüllungs-Kanal 130, einen Dummy-Kern 140, ein Zwischenschicht-Dielektrikum 150, einen Abstandshalter 160 sowie eine Hartmaske 170. Das Halbleitersubstrat 100 ist ein Substrat, auf dem eine Nano-Streifen-Transistor-Einheit gebildet werden kann. Bei einigen Ausführungsformen handelt es sich bei dem Halbleitersubstrat 100 um ein Halbleitermaterial, wie beispielsweise Silicium, Germanium, Silicium-Germanium-Legierungen, Germanium-Legierungen, Indium-Legierungen, Silicium-Kohlenstoff-Legierungen oder Silicium-Germanium-Kohlenstoff-Legierungen, es ist jedoch nicht auf diese beschränkt. Bei weiteren Ausführungsformen handelt es sich bei dem Halbleitersubstrat 100 um ein Ill-V-Halbleitermaterial, wie beispielsweise Indiumphosphid (InP), Galliumarsenid (GaAs), Galliumnitrid (GaN) oder Indiumgalliumarsenid (InGaAs). Es sollte ersichtlich sein, dass jegliches halbleitende Material, das zum Fertigen von Transistor-Einheiten geeignet ist, dazu verwendet werden kann, das Halbleitersubstrat 100 in verschiedenen Ausführungsformen der Erfindung zu bilden.
  • Bei verschiedenen Ausführungsformen können sowohl NFET- als auch PFET-Transistoren auf dem gleichen Wafer aufgebaut werden, und als ein Ergebnis sind für die Bildung von NFETs und PFETs verschiedene Prozessschritte erforderlich. Es sollte ersichtlich sein, dass die Ausführungsform, die in 1 dargestellt ist, so gemeint ist, dass sie die Prozessschritte darstellt, die zur Bildung einer Ausführungsform der Erfindung erforderlich sind, die einen NFET-Transistor enthält, und sie soll nicht beschränkend sein. Bei verschiedenen Ausführungsformen kann irgendeine Anzahl von NFET- und PFET-Transistoren auf dem gleichen Wafer vorhanden sein.
  • Bei einigen Ausführungsformen ist eine vergrabene Oxidschicht (BOX) innerhalb des Halbleitersubstrats 100 vorhanden. Im Allgemeinen verhält sich diese vergrabene Oxidschicht wie ein elektrischer Isolator unterhalb der Nano-Streifen-Transistor-Einheit, die in verschiedenen Ausführungsformen der Erfindung ausgebildet ist. Im Allgemeinen beträgt die Dicke des Halbleitersubstrats 100 in verschiedenen Ausführungsformen der Erfindung zwischen 100 µm und 1.000 µm. Wenngleich die dargestellte Ausführungsform eine Darstellung eines Bulk-Silicium-Aufbaus beinhaltet, sollte für einen Fachmann ersichtlich sein, dass die Erfindung nicht auf einen Bulk-Silicium-Aufbau beschränkt ist und dass weitere Typen von Halbleitersubstraten in verschiedenen Ausführungsformen der Erfindung verwendet werden können, zum Beispiel ein Silicium-auf-Isolator(SOI)-Aufbau. Bei Ausführungsformen, bei denen ein Bulk-Silicium-Aufbau verwendet wird (wie beispielsweise der Ausführungsform, die in 1 dargestellt ist), ist eine vergrabene Oxidschicht in dem Anfangs-Wafer möglicherweise nicht vorhanden.
  • Das Dummy-Gate 110 wird dazu verwendet, die Form des Gate-Anschlusses der Nano-Streifen-Transistor-Einheit zu definieren, die in den folgenden Schritten gebildet wird. Bei einer Ausführungsform besteht das Dummy-Gate 110 aus einer dünnen Oxidschicht mit einer Dicke zwischen 1 und 4 Nanometern, die benachbart zu dem Kanal 130 und dem Abstandshalter 160 ist und intern mit Polysilicium gefüllt ist, das zum Beispiel unter Verwendung von chemischer Gasphasenabscheidung bei einem geringen Druck (LPCVD) abgeschieden wird. Weitere Materialien, aus denen das Dummy-Gate 110 gebildet werden kann, beinhalten Siliciumoxid, mit Kohlenstoff dotiertes Siliciumoxid, Titanoxid, Hafniumoxid und jegliches andere isolierende Material, sind jedoch nicht auf diese beschränkt. Es sollte ersichtlich sein, dass der Prozess zum Bilden eines Dummy-Gates für eine Transistor-Einheit auf dem Fachgebiet allgemein bekannt ist und dass jegliches akzeptable Verfahren zum Bilden eines Dummy-Gates in verschiedenen Ausführungsformen der Erfindung verwendet werden kann. Im Allgemeinen wird ein Dummy-Gate 110 dazu verwendet, die Form des Metall-Gates zu definieren, das in weitergehenden Fertigungsschritten gebildet wird, und jenes Dummy-Gate 110 soll nicht als eine funktionelle Komponente der Einheit agieren.
  • Jeder Source- und Drain-Bereich 120 dient gemäß einer Ausführungsform der Erfindung entweder als ein Source- oder als ein Drain-Anschluss der Einheit. Bei Ausführungsformen, wie beispielsweise der dargestellten Ausführungsform, bei der die vorliegende Einheit eine Nano-Streifen-Transistor-Einheit vom n-Typ ist, besteht der Source- und Drain-Bereich 120 aus Silicium, das mit Dotierstoffen vom n-Typ dotiert ist, wie beispielsweise Phosphor. Bei Ausführungsformen, bei denen die vorliegende Einheit eine Nano-Streifen-Transistor-Einheit vom p-Typ ist, besteht der Source- und Drain-Bereich 120 aus Silicium, das mit einem Dotierstoff vom p-Typ dotiert ist, wie beispielsweise Bor. Im Allgemeinen besteht der Source- und Drain-Bereich 120 aus einem Material mit einem Leitfähigkeitstyp, der zu jenem des Materials entgegengesetzt ist, aus dem der Kanal 130 besteht. Im Allgemeinen ist ein Source- und Drain-Bereich 120 auf jeder Seite des Dummy-Gates 110 vorhanden. Für jedes Paar des Source- und Drain-Bereichs 120 fungiert ein Source- und Drain-Bereich 120 für die gegebene Nano-Streifen-Transistor-Einheit als der Source-Anschluss, während der andere Source- und Drain-Bereich 120, der sich auf der anderen Seite des Dummy-Gates 110 befindet, als der Drain-Anschluss fungiert. Es sollte ersichtlich sein, dass die Form jedes Source- und Drain-Bereichs 120 nicht auf die in 1 dargestellte trapezförmige Gestalt beschränkt ist und dass der Source- und Drain-Bereich 120 bei anderen Ausführungsformen eine rechteckige Form, eine dreieckige Form, eine abgerundete Form oder irgendeine andere Form aufweisen kann, die für einen Source- oder Drain-Bereich einer Transistor-Einheit akzeptabel ist. Im Allgemeinen ist die Form des Source- und Drain-Bereichs 120 durch die Bedingungen für das epitaxiale Wachstum, das Material, aus dem der Source- und Drain-Bereich 120 gebildet wird, und die kristallographische Orientierung des Kanals 130 festgelegt.
  • Der Kanal 130 ist ein Nano-Streifen-Halbleiter-Kanal, der einen Dummy-Kern 140 umhüllt. Bei verschiedenen Ausführungsformen der Erfindung werden der einen Nano-Draht enthaltende Dummy-Kern 140 und der Kanal 130 unter Verwendung eines der Verfahren erzeugt, die auf dem Fachgebiet zum Erzeugen eines Nano-Drahts, der eine äußere halbleitende Hülle beinhaltet, allgemein bekannt sind. Bei einer Ausführungsform der Erfindung, bei einigen Ausführungsformen, wie beispielsweise der dargestellten Ausführungsform, ist die vorliegende Nano-Streifen-Transistor-Einheit, die erzeugt wird, eine Nano-Streifen-Transistor-Einheit vom n-Typ, die einen Kanal vom p-Typ und Kontakte vom n-Typ für Source und Drain beinhaltet. Bei derartigen Ausführungsformen besteht der Kanal 130 aus undotiertem Silicium oder Silicium, das mit Dotierstoffen vom p-Typ dotiert ist, wie beispielsweise Bor. Bei einigen Ausführungsformen ist die vorliegende Nano-Streifen-Transistor-Einheit ein FET vom p-Typ, der eine Fin vom n-Typ und Kontakte vom p-Typ für Source und Drain beinhaltet. Bei derartigen Ausführungsformen besteht der Kanal 130 aus undotiertem Silicium oder Silicium, das mit Dotierstoffen vom n-Typ dotiert ist, wie beispielsweise Phosphor. Weitere Materialien, aus denen der Kanal 130 gebildet werden kann, beinhalten Germanium, III-V-Halbleitermaterialien, II-IV-Halbleitermaterialien, Kohlenstoff, Siliciumcarbid oder Materialien aus einer Silicium-Germanium-Legierung, sind jedoch nicht auf diese beschränkt. Wie in 1 dargestellt, erstrecken sich der Kanal 130 und der Dummy-Kern 140 lateral nach außen über die Seiten des Rests der Halbleitereinheit hinaus und werden in den nachfolgenden Schritten geätzt, um Teilbereiche des Kanals 130 und des Dummy-Kerns 140 zu entfernen, die über die Außenkanten des Abstandshalters 160 hinaus vorhanden sind. Es sollte ersichtlich sein, dass das Dummy-Gate 110 und der Source- und Drain-Bereich 120 jeweils um den Kanal 130 herum gebildet sind. Darüber hinaus sollte ersichtlich sein, dass 1 eine Schnittansicht der Nano-Streifen-Transistor-Einheit darstellt und dass das Auftreten des Dummy-Gates 110 und des Source- und Drain-Bereichs 120 so, dass sie oberhalb und unterhalb des Kanals 130 vorhanden sind, ein Resultat der Schnittansicht ist und dies nicht bedeutet, dass damit die Position entweder des Dummy-Gates 110 oder des Source- und Drain-Bereichs 120 gekennzeichnet ist.
  • Der Dummy-Kern 140 ist ein Teilbereich aus einem Halbleitermaterial, der innerhalb des Kerns des Kanals 130 vorhanden ist. Bei verschiedenen Ausführungsformen besteht der Dummy-Kern 140 aus irgendeinem Material, das eine Ätzselektivität in Bezug auf das Material aufweist, aus dem der Kanal 130 und der Abstandshalter 160 gebildet sind. Bei bevorzugten Ausführungsformen ist es möglich, das Material, aus dem der Dummy-Kern 140 gebildet ist, selektiv zu ätzen, ohne irgendeinen Teilbereich des Materials zu entfernen, aus dem der Kanal 130 oder der Abstandshalter 160 gebildet sind.
  • Das Zwischenschicht-Dielektrikum 150 wird dazu verwendet, die vorliegende Nano-Streifen-Transistor-Einheit von äußeren elektrischen Komponenten elektrisch zu isolieren. Bei einer bevorzugten Ausführungsform besteht das Zwischenschicht-Dielektrikum 150 aus Siliciumdioxid, das unter Verwendung zum Beispiel von chemischer Gasphasenabscheidung bei einem geringen Druck (LPCVD) abgeschieden wird. Weitere Materialien, aus denen das Zwischenschicht-Dielektrikum 150 gebildet werden kann, beinhalten dotierten Kohlenstoff, Siliciumoxynitrid oder irgendein anderes isolierendes Material, sind jedoch nicht auf diese beschränkt. Im Allgemeinen erstreckt sich das Zwischenschicht-Dielektrikum 150 vertikal von der Oberseite des Halbleitersubstrats 100 bis zu der Oberseite des Abstandshalters 160. Ein Fachmann versteht, dass nach der Abscheidung des Materials, aus dem das Zwischenschicht-Dielektrikum 150 gebildet wird, chemisch-mechanische Planarisierungs(CMP)-Schritte erforderlich sein können, um die Oberseite des Zwischenschicht-Dielektrikums 150 derart zu planarisieren, dass sich die Oberseite des Zwischenschicht-Dielektrikums 150 auf gleicher Höhe mit der Oberseite des Abstandshalters 160 befindet und oberhalb der Oberseite des Abstandshalters 160 keine Teilbereiche des Zwischenschicht-Dielektrikums 150 vorhanden sind.
  • Der Abstandshalter 160 ist ein Teilbereich aus einem isolierenden Material, der dazu verwendet wird, die verschiedenen Bereiche elektrisch zu isolieren, die in der Nano-Streifen-Transistor-Einheit der Erfindung enthalten sind. Das Bilden des Abstandshalters 160 kann zum Beispiel ein Abscheiden einer konformen Schicht (nicht gezeigt) aus einem isolierenden Material, wie beispielsweise Siliciumnitrid, über den vorhandenen Elementen der Nano-Streifen-Transistor-Einheit derart beinhalten, dass die Dicke der abgeschiedenen Schicht auf der Seitenwand des Dummy-Gates 110, des Source- und Drain-Bereichs 120 und des Zwischenschicht-Dielektrikums 150 im Wesentlichen die gleiche ist wie die Dicke der abgeschiedenen Schicht auf der Oberfläche des Halbleitersubstrats 100. Ein anisotroper Ätzprozess, bei dem die Ätzrate in der Abwärtsrichtung größer als in den lateralen Richtungen ist, kann dazu verwendet werden, Teilbereiche der isolierenden Schicht zu entfernen, wodurch der Abstandshalter 160 gebildet wird. Bei einigen Ausführungsformen wird eine Kombination aus einem anisotropen Ätzvorgang und einem Nass-Ätzvorgang dazu verwendet, Teilbereiche des Abstandshalters 160 zu entfernen, die unterhalb des Kanals 130 vorhanden sind. Der Ätzprozess kann derart gesteuert werden, dass die isolierende Schicht von der Seitenwand des Dummy-Gates 110, des Source- und Drain-Bereichs 120 und des Zwischenschicht-Dielektrikums 150 entfernt werden kann, während der Abstandshalter 160 gebildet wird.
  • Eine Hartmaske 170 ist eine Schicht aus einem Material, das dazu verwendet wird, die gewünschte Form der Nano-Streifen-Transistor-Einheit der Erfindung zu definieren und die Nano-Streifen-Transistor-Einheit während nachfolgender Herstellungsschritte zu schützen. Bei verschiedenen Ausführungsformen besteht die Hartmaske 170 zum Beispiel aus einem dielektrischen Material, wie beispielsweise Siliciumnitrid (SiN), Siliciumdioxid (SiO2) oder einer Kombination aus SiN und SiO2.
  • 2 stellt eine Schnittansicht der Nano-Streifen-Transistor-Einheit gemäß einer Ausführungsform der Erfindung nach der Entfernung von Teilbereichen des Kanals 130 und des Dummy-Kerns 140, die über die Außenkanten des Abstandshalters 160 hinaus vorhanden sind, und nach der selektiven Entfernung des Dummy-Kerns 140 dar. Bei einer Ausführungsform kann ein anisotroper Ätzprozess, wie beispielsweise ein anisotroper reaktiver lonenätzvorgang (RIE), bei dem die Ätzrate in der Abwärtsrichtung größer als die Ätzrate in den lateralen Richtungen ist, dazu verwendet werden, Teilbereiche des Kanals 130 und des Dummy-Kerns 140 zu entfernen, die über die Kante des Abstandshalters 160 hinaus vorhanden sind, wodurch der begradigte Nano-Streifen gebildet wird, der in 2 dargestellt ist. RIE verwendet ein chemisch reaktives Plasma, das von einem elektromagnetischen Feld erzeugt wird, um verschiedene Materialien zu entfernen. Ein Fachmann wird verstehen, dass der Typ des verwendeten Plasmas von dem Material abhängig ist, aus dem der Kanal 130 und der Dummy-Kern 140 bestehen, und dass andere Ätzprozesse verwendet werden können, wie beispielsweise nasschemisches Ätzen oder Laserablation. Der Ätzprozess kann derart gesteuert werden, dass während des Ätzprozesses lediglich Teilbereiche des Kanals 130 und des Dummy-Kerns 140 entfernt werden und dass sämtliche anderen Komponenten der in 1 dargestellten Halbleitereinheit nicht entfernt werden.
  • Bei einer Ausführungsform beinhaltet der Prozess des selektiven Entfernens des Dummy-Kerns 140 die Verwendung eines nasschemischen Ätzvorgangs. Bei einer Ausführungsform, bei welcher der Dummy-Kern 140 aus Silicium besteht und der Kanal 130 aus Germanium besteht, wird zum Beispiel ein nasschemischer Ätzvorgang, der Tetramethylammoniumhydroxid (TMAH) als ein Ätzmittel einsetzt, dazu verwendet, den Dummy-Kern 140 selektiv zu entfernen, ohne den Kanal 130 oder den Abstandshalter 160 zu entfernen.
  • 3 stellt eine Schnittansicht der Nano-Streifen-Transistor-Einheit gemäß einer Ausführungsform der Erfindung nach der Abscheidung einer dielektrischen Schicht 310 dar. Im Allgemeinen besteht der Zweck der dielektrischen Schicht 310 darin, eine elektrische Leitung zwischen dem Kanal 130 und irgendeinem Material zu verhindern, das auf der anderen Seite der dielektrischen Schicht 310 vorhanden ist. Elektrische Felder, die von irgendeinem Material erzeugt werden, das innerhalb des Kerns des Kanals 130 (und innerhalb der dielektrischen Schicht 310) vorhanden ist, müssen in der Lage sein, durch die dielektrische Schicht 310 hindurch zu gehen, damit die Einheit ordnungsgemäß funktioniert, eine direkte elektrische Leitung darf jedoch nicht möglich sein. Bei einer bevorzugten Ausführungsform besteht die dielektrische Schicht 310 aus einem Dielektrikum mit einem niedrigen k oder einem mittleren k (Low-k- oder Medium-k-Dielektrikum), wie beispielsweise Siliciumdioxid (SiO2), das zum Beispiel unter Verwendung eines Prozesses wie beispielsweise atomarer Schichtabscheidung (ALD) abgeschieden wird. Allgemein kann die dielektrische Schicht 310 unter Verwendung irgendeines Prozesses abgeschieden werden, der ermöglicht, dass das abgeschiedene Material mit der Form der Oberfläche übereinstimmt, auf der es abgeschieden wird, und der ein gutes Befüllen eines Zwischenraums aufweist. Für einen Fachmann sollte ersichtlich sein, dass bei einigen Ausführungsformen weitere Ätz- und Planarisierungsschritte erforderlich sein können, um einen Teilbereich der dielektrischen Schicht 310 zu entfernen, der auf der Oberseite der Hartmaske 170 vorhanden ist, um die Halbleitereinheit zu erzeugen, die in 3 dargestellt ist.
  • 4 stellt eine Schnittansicht der Nano-Streifen-Transistor-Einheit gemäß einer Ausführungsform der Erfindung nach der Abscheidung einer Metallschicht 410 dar. Allgemein besteht der Zweck der Metallschicht 410 darin, zu ermöglichen, dass die Schwellenspannung der Einheit (Vth) modifiziert wird, indem eine Spannung an einen 1akt angelegt wird, der in der Einheit vorhanden ist (siehe 5). Bei verschiedenen Ausführungsformen kann das Material, aus dem die Metallschicht 410 besteht, irgendein Metall sein, wie beispielsweise Ti, AI, TiN, TiAIN, TaN, WN, W, TiC, TiCN, AlTiN oder irgendeine Kombination derselben. Allgemein kann die Metallschicht 410 aus irgendeinem elektrisch leitfähigen Material bestehen. Bei einer bevorzugten Ausführungsform wird die Metallschicht 410 unter Verwendung von atomarer Schichtabscheidung (ALD) abgeschieden, um sicherzustellen, dass das Gebiet in der Mitte der dielektrischen Schicht 310 vollständig gefüllt ist. Ähnlich wie bei der Abscheidung der dielektrischen Schicht 310 kann die Metallschicht 410 unter Verwendung irgendeines Prozesses abgeschieden werden, der ermöglicht, dass das abgeschiedene Material mit der Form der Oberfläche übereinstimmt, auf der es abgeschieden wird, und der eine gute Befüllung eines Zwischenraums aufweist. Bei einigen Ausführungsformen besteht eine Beschränkung für die Länge des Kanals 130 und der dielektrischen Schicht 310, die mit der Metallschicht 410 gefüllt werden können, ohne dass der Befüllungsprozess „abgeschnürt“ wird und es diesem nicht gelingt, den Zwischenraum vollständig zu füllen, der innerhalb der dielektrischen Schicht 310 vorhanden ist, wie in Bezug auf die 6 und 7 detaillierter beschrieben wird. Bei einigen Ausführungsformen wird das Material, aus dem die Metallschicht 410 gebildet wird, auf der Grundlage der Austrittsarbeit der gewünschten Austrittsarbeit der Metallschicht 410 ausgewählt. Bei einer Ausführungsform, bei der zwei Nano-Streifen-Transistor-Einheiten mit unterschiedlichen Schwellenspannungen gewünscht sind, wird zum Beispiel eine erste Nano-Streifen-Transistor-Einheit unter Verwendung von Aluminium als dem Material gebildet, aus dem die Metallschicht 410 gebildet wird, während eine zweite Nano-Streifen-Transistor-Einheit unter Verwendung von Titannitrid als dem Material gebildet wird, aus dem die Metallschicht 410 gebildet wird. Da die Austrittsarbeit von Titannitrid (4,4 bis 4,9 eV) größer als die Austrittsarbeit von Aluminium (4,1 eV) ist, weist die zweite Nano-Streifen-Transistor-Einheit eine niedrigere Schwellenspannung auf, wenn an den Back-Bias-Kontakt von jeder Einheit eine gleiche Spannung angelegt wird. Allgemein kann die Auswahl des Materials, aus dem die Metallschicht 410 gebildet wird, dazu verwendet werden, die Schwellenspannung der Nano-Streifen-Transistor-Einheit in einer Weise zu modifizieren, die dem Verwenden einer Ionenimplantation zur Änderung der Leitfähigkeit des Kanals 130 ähnlich ist.
  • 5 stellt eine Schnittansicht der Nano-Streifen-Transistor-Einheit gemäß einer Ausführungsform der Erfindung nach der Verwendung von Planarisierungs- und Ätzprozessen, um einen Teilbereich der Metallschicht 410 und der Hartmaske 170 zu entfernen, der Ersetzung des Dummy-Gates 110 durch eine Gate-Struktur 500, die ein Gate-Dielektrikum und ein Metall-Gate beinhaltet, der Bildung von Kontakten 510, 520, 530 und 540 sowie der Abscheidung eines Zwischenschicht-Dielektrikums 550 dar. Bei einer Ausführungsform wird ein Prozess, wie beispielsweise CMP, dazu verwendet, die Hartmaske 170 und jegliche Teilbereiche der Metallschicht 410 zu entfernen, die oberhalb der Oberseite des Dummy-Gates 110 vorhanden sind.
  • Nach der Entfernung der Hartmaske 170 und des gewünschten Teilbereichs der Metallschicht 410 wird das Dummy-Gate 110 durch die Gate-Struktur 500 ersetzt. Die Gate-Struktur 500 wird dazu verwendet, den Betrieb der vorliegenden Nano-Streifen-Transistor-Einheit zu steuern, indem das an den Kanal 130 angelegte elektrische Feld modifiziert wird. Der Prozess des Ersetzens des Dummy-Gates 110 durch die Gate-Struktur 500 beinhaltet ein selektives Ätzen des Dummy-Gates 110 unter Verwendung von zum Beispiel RIE, ein Abscheiden einer Gate-Dielektrikum-Schicht mit einem hohen k, ein Abscheiden des Materials, aus dem das Metall-Gate zu bilden ist, sowie ein Planarisieren der Oberseite der Gate-Struktur 500, damit sie sich auf gleicher Höhe mit der Oberseite des Zwischenschicht-Dielektrikums 150 und der Abstandshalter 160 befindet. Es sollte ersichtlich sein, dass die Gate-Struktur 500 bei einigen Ausführungsformen eine Gate-Dielektrikum-Schicht (nicht gezeigt) beinhaltet, um eine direkte Leitung zwischen der Gate-Struktur 500 und dem Kanal 130 zu verhindern. Bei einer bevorzugten Ausführungsform besteht dieses Gate-Dielektrikum aus Hafniumoxid (HfO2), Aluminiumoxid (Al2O3), Tantaloxid (TaO), Titanoxid (TiO), Lanthanoxid (LaO) oder irgendeinem anderen isolierenden Material. Bei einer bevorzugten Ausführungsform besteht das Metall-Gate aus Titannitrid (TiN), Tantalnitrid (TaN), Aluminium (AI) oder Wolfram (W) oder irgendeinem anderen Metall, das unter Verwendung von zum Beispiel atomarer Schichtabscheidung (ALD) abgeschieden wird. Weitere Materialien, aus denen das Metall-Gate gebildet werden kann, beinhalten Wolfram, Titan oder irgendein anderes Metall, sind jedoch nicht auf diese beschränkt. Im Allgemeinen wird die Gate-Struktur 500 derart gebildet, dass die Gate-Struktur 500 die gleiche geometrische Form wie das Dummy-Gate 110 annimmt, wie in 5 dargestellt.
  • Nach der Ersetzung des Dummy-Gates 110 durch die Gate-Struktur 500 wird das Zwischenschicht-Dielektrikum 550 abgeschieden. Das Zwischenschicht-Dielektrikum 550 wird dazu verwendet, die vorliegende Nano-Streifen-Transistor-Einheit von äußeren elektrischen Komponenten elektrisch zu isolieren. Bei einer bevorzugten Ausführungsform besteht das Zwischenschicht-Dielektrikum 550 aus Siliciumdioxid, das unter Verwendung von zum Beispiel chemischer Gasphasenabscheidung bei einem geringen Druck (LPCVD) abgeschieden wird. Weitere Materialien, aus denen das Zwischenschicht-Dielektrikum 550 gebildet werden kann, beinhalten dotierten Kohlenstoff, Siliciumoxynitrid oder irgendein anderes isolierendes Material, sind jedoch nicht auf diese beschränkt. Im Allgemeinen erstreckt sich das Zwischenschicht-Dielektrikum 550 zwischen 20 nm und 150 nm vertikal von der Oberseite des Dummy-Gates 110 aus. Ein Fachmann wird verstehen, dass nach der Abscheidung des Materials, aus dem das Zwischenschicht-Dielektrikum 550 gebildet wird, chemisch-mechanische Planarisierungs(CMP)-Schritte erforderlich sein können, um die Oberseite des Zwischenschicht-Dielektrikums 550 derart zu planarisieren, dass die Oberseite des Zwischenschicht-Dielektrikums 550 relativ plan ist.
  • Kontakte 510, 520, 530 und 540 werden dazu verwendet, die vorliegende Nano-Streifen-Transistor-Einheit mit äußeren elektrischen Komponenten elektrisch zu verbinden, die weitere Nano-Streifen-Transistor-Einheiten, zusätzliche elektrische Komponenten, wie beispielsweise Kondensatoren und Widerstände, oder irgendwelche anderen elektrischen Komponenten beinhalten, jedoch nicht auf diese beschränkt sind. Bei einer bevorzugten Ausführungsform bestehen die Kontakte 510, 520, 530 und 540 aus Kupfer und werden unter Verwendung von Plattierungs-Techniken abgeschieden, die auf dem Fachgebiet allgemein bekannt sind. Weitere Materialien, aus denen die Kontakte 510, 520, 530 und 540 gebildet werden können, beinhalten Wolfram, Titan oder irgendein anderes Metall oder eine Kombination von Metallen, sind jedoch nicht auf diese beschränkt. Im Allgemeinen erstrecken sich die Kontakte 510, 520, 530 und 540 vertikal von der Oberseite der Source- und Drain-Bereiche 120 bis zu der Oberseite des Zwischenschicht-Dielektrikums 550. Ein Fachmann wird verstehen, dass nach der Abscheidung des Materials, aus dem die Kontakte 510, 520, 530 und 540 gebildet werden, chemisch-mechanische Planarisierungs(CMP)-Schritte erforderlich sein können, um die Oberseite der Kontakte 510, 520, 530 und 540 derart zu planarisieren, dass sich die Oberseite der Kontakte 510, 520, 530 und 540 auf gleicher Höhe mit der Oberseite des Zwischenschicht-Dielektrikums 550 befindet und oberhalb der Oberseite des Zwischenschicht-Dielektrikums 550 keine Teilbereiche der Kontakte 510, 520, 530 und 540 vorhanden sind. Bei der dargestellten Ausführungsform fungiert der Kontakt 510 als ein Kontakt für den Source-Anschluss der Nano-Streifen-Transistor-Einheit, und der Kontakt 520 fungiert als ein Kontakt für den Drain-Anschluss der Nano-Streifen-Transistor-Einheit. Der Kontakt 530 fungiert als ein Kontakt für den Gate-Anschluss der Nano-Streifen-Transistor-Einheit, der dazu verwendet wird, den Stromfluss zwischen dem Source- und dem Drain-Anschluss der Einheit aus- und einzuschalten. Der Kontakt 540 fungiert als ein Kontakt für die Metallschicht 410, der dazu verwendet wird, die Schwellenspannung der Einheit zu steuern. Im Allgemeinen ändert ein Verändern der Schwellenspannung der Einheit die Spannung, die an den Gate-Anschluss der Einheit angelegt werden muss, um den Stromfluss zwischen dem Source- und dem Drain-Anschluss aus- oder einzuschalten.
  • Bei einigen Ausführungsformen wird die Schwellenspannung der Nano-Streifen-Transistor-Einheit der Erfindung modifiziert, indem die Spannung geändert wird, die an den Back-Bias-Anschluss der Einheit angelegt wird, wie beispielsweise den Kontakt 540. Bei weiteren Ausführungsformen wird die gewünschte Schwellenspannung modifiziert, indem das Material, aus dem die Metallschicht 410 gebildet wird, derart ausgewählt wird, dass die gewünschte Änderung der Schwellenspannung der Einheit erreicht wird, wenn eine bekannte Spannung an den Kontakt 540 angelegt wird. Bei diesen Ausführungsformen braucht die Spannung, die an den Kontakt 540 vieler Einheiten angelegt wird, nicht variiert zu werden, während unterschiedliche Austrittsarbeiten des Materials, aus dem die Metallschicht 410 in jeder Einheit gebildet wird, die gewünschten Änderungen der Schwellenspannung für jede Einheit erzeugen.
  • Bei verschiedenen Ausführungsformen der Erfindung kann die Gate-Struktur unter Verwendung eines Gate-first- oder Gate-last-Prozesses gebildet werden. Bei einem Gate-first-Prozess wird die Gate-Struktur zuerst gebildet, gefolgt von den Source-/Drain-Bereichen und optional einem Verschmelzen von jedem der Source-/Drain-Bereiche.
  • Bei einem Gate-last-Prozess, wie beispielsweise der Ausführungsform, die in den 1 bis 7 dargestellt ist, wird die Gate-Struktur gebildet, nachdem die Source-/Drain-Bereiche gebildet sind. Bei einem derartigen Prozess wird ein Opfer-Gate-Material, wie beispielsweise das Dummy-Gate 110, um den Kanal 130 herum gebildet, und dann können Source-Bereiche auf einer Seite der Opfer-Gate-Struktur in freiliegende Teilbereiche des Kanals 130 hinein gebildet werden, und dann können Drain-Bereiche auf der anderen Seite der Opfer-Gate-Struktur in freiliegende Teilbereiche des Kanals 130 hinein gebildet werden. Als nächstes kann die Opfer-Gate-Struktur durch eine Gate-Struktur, wie vorstehend definiert, ersetzt werden. Allgemein wird die Gate-Struktur dazu verwendet, den Ausgangsstrom (d.h. den Strom von Ladungsträgern in dem Kanal) einer halbleitenden Einheit durch elektrische oder magnetische Felder zu steuern.
  • 6 stellt eine Schnittansicht einer Ausführungsform der Erfindung dar, bei der zwei Nano-Streifen-Transistor-Einheiten mit zwei unterschiedlichen Schwellenspannungen nebeneinander gebildet werden, wobei für die Metallschicht 410 und die Metallschicht 420 unterschiedliche Materialien verwendet werden. Bei einer Ausführungsform wird an den Kontakt 540 jeder Einheit die gleiche Spannung angelegt, und die Unterschiede in den Austrittsarbeiten der Materialien, aus denen die Metallschicht 410 und die Metallschicht 420 in jeder Einheit gebildet werden, erzeugen den gewünschten Unterschied in der Schwellenspannung der Einheiten. Bei einer Ausführungsform besteht die Metallschicht 410 aus Aluminium, während die Metallschicht 420 aus Titan besteht. Bei dieser Ausführungsform weist jede der Nano-Streifen-Transistor-Einheiten aufgrund der Unterschiede in den Austrittsarbeiten von Aluminium und Titan unterschiedliche Schwellenspannungen auf, wenn die Herstellung der Einheiten abgeschlossen ist und an den Kontakt 540 jeder Einheit die gleiche Spannung angelegt wird. Wie dargestellt, sind benachbarte Einheiten bei Verwenden von Isolationsbereichen, wie beispielsweise Isolationsbereichen 610, 620 und 630, voneinander isoliert. Bei verschiedenen Ausführungsformen können die Isolationsbereiche 610, 620 und 630 aus Siliciumdioxid, Siliciumnitrid oder irgendeinem anderen isolierenden Material bestehen. Für einen Fachmann sollte ersichtlich sein, dass weitere Prozessschritte, welche die Verwendung von weiteren Hartmasken beinhalten, erforderlich sein können, um die Metallschichten, wie beispielsweise die Metallschicht 410 und die Metallschicht 420, in benachbarten Einheiten aus unterschiedlichen Materialien zu bilden. Darüber hinaus sollte ersichtlich sein, dass der Prozess des Isolierens einer Einheit von benachbarten Einheiten auf dem Fachgebiet allgemein bekannt ist und dass bei verschiedenen Ausführungsformen der Erfindung irgendein akzeptables Verfahren zum Isolieren von einem oder mehreren Transistoren für eine Serie von Prozessschritten verwendet werden kann.
  • 7 stellt eine Schnittansicht einer Ausführungsform der Erfindung dar, bei der gemäß einer Ausführungsform der Erfindung mehrere Nano-Streifen-Transistor-Einheiten „auf Rastermaß“ gefertigt werden und es erforderlich ist, dass sämtliche der verbundenen Nano-Streifen-Transistor-Einheiten die gleiche Schwellenspannung aufweisen. Es sollte ersichtlich sein, dass die Ausführungsform, die in 6 dargestellt ist, Ausführungsformen beschreibt, bei denen es nicht erforderlich ist, dass die Dichte von elektrischen Komponenten, wie beispielsweise der Nano-Streifen-Transistor-Einheit der Erfindung, extrem hoch ist, während die Ausführungsform, die in 7 dargestellt ist, Ausführungsformen beschreibt, bei denen es erforderlich ist, dass die Dichte von elektrischen Komponenten, wie beispielsweise der Nano-Streifen-Transistor-Einheit der Erfindung, extrem hoch ist, wie beispielsweise bei der Herstellung von Mikroprozessoren oder kompakten Speicherkomponenten.
  • Im Allgemeinen verhält sich bei Ausführungsformen, bei denen mehrere Nano-Streifen-Transistor-Einheiten „auf Rastermaß“ gefertigt werden, ein einzelner Source- oder Drain-Bereich, wie beispielsweise der Source-/Drain-Bereich 120, entweder als Source- oder als Drain-Bereich für beide der Nano-Streifen-Transistor-Einheiten, die sich auf beiden Seiten des Source-/Drain-Bereichs befinden. Für einen Fachmann sollte ersichtlich sein, dass die Praxis bei der Fertigung von Transistor-Einheiten „auf Rastermaß“, gemeinsam genutzte Source-/Drain-Bereiche zu verwenden, auf dem Fachgebiet allgemein bekannt ist und dass jegliches Verfahren zum Implementieren von gemeinsam genutzter Source und Drain verwendet werden kann.
  • Aufgrund der Eigenschaften lang und schmal des Zwischenraums innerhalb der dielektrischen Schicht 310, der mit der Metallschicht 410 gefüllt werden muss, ist die Anzahl von Nano-Streifen-Transistor-Einheiten, die nebeneinander hergestellt werden können, bei einigen Ausführungsformen aufgrund der Schwierigkeit hinsichtlich eines effektiven Befüllens des Innenbereichs der dielektrischen Schicht 310 mit der Metallschicht 410 beschränkt. Bei einigen Ausführungsformen, bei denen zu viele Nano-Streifen-Transistor-Einheiten nebeneinander gebildet werden, ist der Prozess des Befüllens des Innenbereichs der dielektrischen Schicht 310 „abgeschnürt“, und die Endbereiche des Zwischenraums sind gefüllt, bevor die Mitte des Zwischenraums vollständig gefüllt ist, was es unmöglich macht, den Zwischenraum innerhalb der dielektrischen Schicht 310 vollständig zu füllen. Bei Ausführungsformen, bei denen der Innenbereich der dielektrischen Schicht 310 vollständig gefüllt sein muss, damit die Nano-Streifen-Transistor-Einheiten ordnungsgemäß funktionieren, ist die maximale Anzahl von Nano-Streifen-Transistor-Einheiten, die nebeneinander gebildet werden können, durch die folgende Formel bestimmt: N = floor ( R * t/CPP ) − 1
    Figure DE102016204992B4_0001
  • In Formel (1) repräsentiert „N“ die Anzahl von Nano-Streifen-Transistor-Einheiten, die nebeneinander gebildet werden können. Darüber hinaus repräsentiert „R“ in Formel (1) das maximale Füll-Aspekt-Verhältnis oder das Verhältnis zwischen der Länge des Zwischenraums zwischen der dielektrischen Schicht 310 und der Breite des Zwischenraums zwischen der dielektrischen Schicht 310, das unter Verwendung einer gegebenen Technik zum Füllen des Zwischenraums mit der Metallschicht 410 effektiv gefüllt werden kann. Bei einer Ausführungsform wird ermittelt, dass bei Verwenden eines Prozesses wie beispielsweise ALD zum Füllen des Zwischenraums zwischen der dielektrischen Schicht 310 ein maximales Aspektverhältnis von 15 gefüllt werden kann. In Formel (1) repräsentiert „t“ die Breite des Zwischenraums zwischen der dielektrischen Schicht 310, wie sie in Nanometern gemessen wird. In Formel (1) repräsentiert „CPP“ das Gate-Rastermaß oder den gemessenen Abstand zwischen der Mitte der Gate-Anschlüsse von benachbarten Nano-Streifen-Transistor-Einheiten. In Formel (1) wird die Funktion „floor()“ dazu verwendet, den Wert, der in den Klammern enthalten ist, auf den niedrigsten enthaltenen Wert einer ganzen Zahl abzurunden. Der Wert von „floor(3,359)“ ist zum Beispiel Drei, während der Wert von „floor(2,9987)“ Zwei ist. Bei einer Ausführungsform, bei der ermittelt wird, dass „R“ einen Wert von 15 aufweist, bei der ermittelt wird, dass „t“ einen Wert von 30 Nanometern aufweist, bei der ermittelt wird, dass „CPP“ einen Wert von 45 Nanometern aufweist, wird ermittelt, dass die maximale Anzahl von Nano-Streifen-Transistor-Einheiten, die nebeneinander gebildet werden können, gleich floor((15*30)/45) - 1 oder gleich einer Gesamtheit von neun Einheiten ist.
  • Bei einigen Ausführungsformen ist es nicht notwendig, dass die gesamte Länge des Zwischenraums innerhalb der dielektrischen Schicht 310 vollständig gefüllt ist, sondern sie braucht lediglich teilweise gefüllt zu sein, damit die Einheit ordnungsgemäß funktioniert. Bei diesen Ausführungsformen wird weiterhin Formel (1) verwendet, der Wert von „R“ wird jedoch modifiziert, um die Erfordernis widerzuspiegeln, den Zwischenraum innerhalb der dielektrischen Schicht 310 lediglich teilweise zu füllen. Bei einer Ausführungsform zum Beispiel, bei der ALD dazu verwendet wird, den Zwischenraum innerhalb der dielektrischen Schicht 310 zu füllen, bei der jedoch die gesamte Länge des Zwischenraums lediglich teilweise mit der Metallschicht 410 gefüllt werden muss, wird der Wert von „R“ von 15 auf 30 geändert. Bei dieser Ausführungsform wird „R“ erhöht, da der ALD-Prozess einen längeren und schmaleren Zwischenraum (einen Zwischenraum mit einem höheren Aspektverhältnis) teilweise füllen kann als er vollständig füllen kann. Aufgrund der Änderung des Werts von „R“ nimmt die Anzahl von Nano-Streifen-Transistor-Einheiten, die nebeneinander gebildet werden können, von einer Gesamtheit von Neun auf eine Gesamtheit von Neunzehn zu.
  • Das Verfahren, wie es vorstehend beschrieben ist, wird bei der Herstellung von integrierten Schaltkreischips verwendet.
  • Die resultierenden Schaltkreischips können von dem Hersteller in Form von Roh-Wafern (das heißt, als ein einzelner Wafer, der mehrere nicht gepackte Chips aufweist), als ein blanker Chip oder in einer gepackten Form vertrieben werden. Im letzteren Fall ist der Chip in einer Einzel-Chip-Packung (wie beispielsweise einem Kunststoffträger mit Leitungen, die an einer Hauptplatine oder einem anderen übergeordneten Träger befestigt sind) oder in einer Mehrfach-Chip-Packung montiert (wie beispielsweise einem keramischen Träger, der entweder Oberflächenzwischenverbindungen oder vergrabene Zwischenverbindungen oder beides aufweist). In jedem Fall ist der Chip dann mit anderen Chips, diskreten Schaltkreiselementen und/oder signalverarbeitenden Einheiten als Teil von entweder (a) einem Zwischenprodukt, wie beispielsweise einer Hauptplatine, oder (b) einem Endprodukt integriert. Das Endprodukt kann irgendein Produkt sein, das integrierte Schaltkreischips in einem Bereich von Spielzeug und anderen billigen Anwendungen bis zu hochentwickelten Computerprodukten beinhaltet, die ein Display, eine Tastatur oder eine andere Eingabe-Einheit sowie einen Hauptprozessor aufweisen.
  • Die hierin verwendete Terminologie dient lediglich dem Zweck der Beschreibung von speziellen Ausführungsformen und soll die Erfindung nicht beschränken. Wie hierin verwendet, sollen die Singularformen „ein“, „einer“, „eines“ sowie „der“, „die“, „das“ ebenso die Pluralformen beinhalten, solange der Kontext nicht klar etwas anderes anzeigt. Es versteht sich des Weiteren, dass die Ausdrücke „weist auf“ und/oder „aufweisend“, wenn sie in dieser Beschreibung verwendet werden, das Vorhandensein von angegebenen Merkmalen, ganzen Zahlen, Schritten, Operationen, Elementen und/oder Komponenten spezifizieren, das Vorhandensein oder die Hinzufügung von einem (einer) oder mehreren weiteren Merkmalen, ganzen Zahlen, Schritten, Operationen, Elementen, Komponenten und/oder Gruppen derselben jedoch nicht ausschließen.

Claims (15)

  1. Halbleitereinheit, die aufweist: ein Substrat (100); einen Nano-Streifen-Kanal, der oberhalb des Substrats (100) und um einen Kern herum ausgebildet ist; ein Gate (110), das um den Nano-Streifen-Kanal (130) herum ausgebildet ist; einen oder mehrere Abstandshalter (160), der bzw. die lateral wenigstens auf einer Seitenwand des Gates (110) ausgebildet ist bzw. sind; einen Bereich für eine Back-Bias-Steuerung, der in wenigstens dem Kern des Nano-Streifen-Kanals (130) ausgebildet ist; eine dielektrische Schicht (150), die zwischen dem Nano-Streifen-Kanal (130) und dem Bereich für die Back-Bias-Steuerung ausgebildet ist; einen Source-/Drain-Bereich (120), der epitaxial um den Nano-Streifen-Kanal (130) herum benachbart zu jedem Abstandshalter (160) von dem einen oder den mehreren Abstandshaltern gebildet ist; und einen Metallkontakt (540), der in dem Bereich für die Back-Bias-Steuerung ausgebildet ist, wobei der Metallkontakt dazu verwendet wird, eine Spannung an den Bereich für die Back-Bias-Steuerung anzulegen.
  2. Halbleitereinheit nach Anspruch 1, wobei das Substrat (100) eine vergrabene Oxidschicht (BOX) aufweist.
  3. Halbleitereinheit nach Anspruch 1, wobei der Nano-Streifen-Kanal (130) ein III-V-Halbleitermaterial aufweist.
  4. Halbleitereinheit nach Anspruch 1, wobei das Gate eine Gate-Dielektrikum-Schicht aufweist.
  5. Halbleitereinheit nach Anspruch 1, wobei der Bereich für eine Back-Bias-Steuerung ein elektrisch leitfähiges Material (410) aufweist.
  6. Halbleitereinheit nach Anspruch 1, wobei der Bereich für eine Back-Bias-Steuerung aus einem Material (410) besteht, dass wenigstens zum Teil auf der Grundlage der gewünschten Austrittsarbeit des Bereichs für eine Back-Bias-Steuerung ausgewählt ist.
  7. Halbleitereinheit nach Anspruch 1, wobei das Anlegen einer Spannung an den Bereich für eine Back-Bias-Steuerung in einer Änderung der Schwellenspannung der Halbleitereinheit resultiert.
  8. Verfahren zum Bilden einer Halbleitereinheit, wobei das Verfahren aufweist: Bereitstellen einer Nano-Streifen-Transistor-Einheit, die aufweist: ein Substrat (100); einen Nano-Streifen-Kanal (130), der oberhalb des Substrats (100) ausgebildet ist; einen Kernbereich, der in der Mitte des Nano-Streifen-Kanals (130) ausgebildet ist, wobei der Kernbereich eine Ätzselektivität in Bezug auf den Nano-Streifen-Kanal (130) aufweist; ein Gate (110), das um den Nano-Streifen-Kanal (130) herum ausgebildet ist; einen oder mehrere Abstandshalter, der bzw. die lateral auf wenigstens einer Seitenwand des Gates (110) ausgebildet ist bzw. sind; und einen Source-/Drain-Bereich (120), der epitaxial um den Nano-Streifen-Kanal herum benachbart zu jedem Abstandshalter von dem einen oder den mehreren Abstandshaltern gebildet ist; selektives Ätzen des Kernbereichs des Nano-Streifen-Kanals (130); Abscheiden eines dielektrischen Materials (310) auf freiliegenden Teilbereichen des Nano-Streifen-Kanals (130); Bilden eines Bereichs für eine Back-Bias-Steuerung wenigstens auf freiliegenden Teilbereichen des dielektrischen Materials innerhalb des Kerns des Nano-Streifen-Kanals (130); und Bilden eines Metallkontakts (540) in dem Bereich für eine Back-Bias-Steuerung.
  9. Verfahren nach Anspruch 8, das des Weiteren aufweist: Bilden von wenigstens einem Teilbereich des Bereichs für eine Back-Bias-Steuerung auf dem Substrat (100) benachbart zu der bereitgestellten Nano-Streifen-Transistor-Einheit.
  10. Verfahren nach Anspruch 8, wobei das Substrat (100) eine vergrabene Oxidschicht (BOX) aufweist.
  11. Verfahren nach Anspruch 8, wobei der Nano-Streifen-Kanal (130) ein III-V-Halbleitermaterial aufweist.
  12. Verfahren nach Anspruch 8, wobei das Gate (110) eine Gate-Dielektrikum-Schicht aufweist.
  13. Verfahren nach Anspruch 8, wobei der Bereich für eine Back-Bias-Steuerung ein elektrisch leitfähiges Material aufweist und/oder wobei das Anlegen einer Spannung an den Bereich für eine Back-Bias-Steuerung in einer Änderung der Schwellenspannung der Halbleitereinheit resultiert.
  14. Verfahren nach Anspruch 12, wobei der Bereich für eine Back-Bias-Steuerung aus einem Material besteht, dass wenigstens zum Teil auf der Grundlage der gewünschten Austrittsarbeit des Bereichs für eine Back-Bias-Steuerung ausgewählt wird.
  15. Verfahren zum Bilden einer Halbleitereinheit, wobei das Verfahren aufweist: Bereitstellen einer Nano-Streifen-Transistor-Einheit, die aufweist: ein Substrat (100); einen Nano-Streifen-Kanal (130), der oberhalb des Substrats (100) ausgebildet ist; einen Kernbereich, der in der Mitte des Nano-Streifen-Kanals (130) ausgebildet ist, wobei der Kernbereich eine Ätzselektivität in Bezug auf den Nano-Streifen-Kanal (130) aufweist; ein Dummy-Gate (110), das um den Nano-Streifen-Kanal (100)herum ausgebildet ist; einen oder mehrere Abstandshalter, der bzw. die lateral auf wenigstens einer Seitenwand des Dummy-Gates ausgebildet ist bzw. sind; und einen Source-/Drain-Bereich (120), der epitaxial um den Nano-Streifen-Kanal (130) herum benachbart zu jedem Abstandshalter von dem einen oder den mehreren Abstandshaltern gebildet ist; selektives Ätzen des Kernbereichs des Nano-Streifen-Kanals (130); Abscheiden eines dielektrischen Materials (310) auf freiliegenden Teilbereichen des Nano-Streifen-Kanals (130); Bilden eines Bereichs für eine Back-Bias-Steuerung wenigstens auf freiliegenden Teilbereichen des dielektrischen Materials (310) innerhalb des Kerns des Nano-Streifen-Kanals (130); Ersetzen des Dummy-Gates (110) durch eine Gate-Struktur, wobei die Gate-Struktur (500) ein Metall-Gate (110) und eine Gate-Dielektrikum-Schicht mit einem hohen k aufweist; und Bilden eines Metallkontakts (540) in dem Bereich für eine Back-Bias-Steuerung.
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2020112071A2 (en) * 2017-12-26 2020-06-04 Intel Corporation Semiconductor device having stacked transistors and multiple threshold voltage control

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130140612A1 (en) 2011-12-06 2013-06-06 Snu R&Db Foundation Field-effect transistor having back gate and method of fabricating the same
US20140183452A1 (en) 2012-12-28 2014-07-03 Renesas Electronics Corporation Field effect transistor with channel core modified for a backgate bias and method of fabrication

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7091566B2 (en) 2003-11-20 2006-08-15 International Business Machines Corp. Dual gate FinFet
KR101159853B1 (ko) 2005-09-12 2012-06-25 삼성전기주식회사 다층구조 나노결정의 제조방법 및 그에 의해 수득된 나노결정
US7498211B2 (en) 2005-12-28 2009-03-03 Intel Corporation Independently controlled, double gate nanowire memory cell with self-aligned contacts
WO2010062644A2 (en) 2008-10-28 2010-06-03 The Regents Of The University Of California Vertical group iii-v nanowires on si, heterostructures, flexible arrays and fabrication
US8368125B2 (en) * 2009-07-20 2013-02-05 International Business Machines Corporation Multiple orientation nanowires with gate stack stressors
CN101719499B (zh) 2009-12-01 2012-09-26 中国科学院上海微系统与信息技术研究所 混合材料积累型圆柱体全包围栅cmos场效应晶体管
US8298881B2 (en) * 2010-06-28 2012-10-30 International Business Machines Corporation Nanowire FET with trapezoid gate structure
US8268689B2 (en) 2010-08-23 2012-09-18 International Business Machines Corporation Multiple threshold voltages in field effect transistor devices
KR102002380B1 (ko) 2012-10-10 2019-07-23 삼성전자 주식회사 반도체 장치 및 그 제조 방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130140612A1 (en) 2011-12-06 2013-06-06 Snu R&Db Foundation Field-effect transistor having back gate and method of fabricating the same
US20140183452A1 (en) 2012-12-28 2014-07-03 Renesas Electronics Corporation Field effect transistor with channel core modified for a backgate bias and method of fabrication

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US9515194B2 (en) 2016-12-06
DE102016204992A1 (de) 2016-09-29

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