DE102019201354A1 - Gate-Schnitt-Struktur mit Liner-Abstandshalter und zugehöriges Verfahren - Google Patents

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Abstract

Es werden eine Gate-Schnitt-Struktur für FinFETs und ein verwandtes Verfahren werden offenbart. Die Gate-Schnitt-Struktur trennt und isoliert ein Ende eines ersten Metallgateleiters eines ersten FinFET von einem Ende eines zweiten Metallgateleiters eines zweiten FinFET. Die Gate-Schnitt-Struktur umfasst einen Körper, der das Ende des ersten und des zweiten Metallgateleiters kontaktiert. Ein Liner-Abstandshalter trennt einen unteren Abschnitt des Körpers von einem Zwischenschichtdielektrikum (ILD) und ein oberer Abschnitt des Körpers kontaktiert die ILD. Während der Ausbildung ermöglicht der Liner-Abstandshalter, dass eine größere Gate-Schnitt-Öffnung verwendet wird, um eine qualitativ hochwertige Reinigung der Gate-Schnitt-Öffnung zu ermöglichen, aber auch den Abstand zwischen den metallischen Gateleiterenden der FinFETs zu verringern. In einem Beispiel kann der Körper einen unteren Abschnitt haben, der eine Breite aufweist, die geringer ist als sein oberer Abschnitt.

Description

  • HINTERGRUND
  • Die vorliegende Erfindung betrifft die Herstellung integrierter Schaltkreise (IC) und insbesondere eine Gate-Schnitt-Struktur für ein Paar FinFETs, die einen Liner verwenden, um eine kleinere kritische Dimension zu ermöglichen.
  • Feldeffekttransistoren vom Finnen-Typ (FinFETs) werden gebildet, indem eine Anzahl von Halbleiterfinnen auf einem Substrat erzeugt wird und ein Gateleiter senkrecht über den Finnen angeordnet wird. Ein FinFET wird erzeugt, indem das Gate einen Kanalbereich unter dem Gate in der Finne bildet und Source/Drain-Bereiche in der Finne neben dem Gate gebildet sind. Um die verschiedenen Teile des FinFET gemäß einem Austauschmetallgate-Vorgehen (RMG-Vorgehen) zu bilden, wird ein langgestrecktes Dummy-Gate dort angeordnet, wo der Metallgateleiter schließlich senkrecht über den Finnen angeordnet wird. Das Dummy-Gate ermöglicht, dass eine Verarbeitung, wie beispielsweise ein Anneal, ausgeführt wird, ohne das endgültige Gateleitermaterial zu beschädigen. Zwischenräume zwischen den Dummy-Gates und den Finnen sind mit einem Zwischenschichtdielektrikum gefüllt. Die Dummy-Gates bestehen typischerweise aus Polysilizium oder amorphem Silizium mit einem Liner-Abstandshalter wie Titannitrid. Als Teil des Prozesses wird in dem Dummy-Gate eine Gate-Schnitt-Öffnung gebildet, die dann mit einer Gate-Schnitt-Füllung gefüllt wird. Um die FinFETs zu bilden, wird das Dummy-Gate entfernt und durch einen metallischen Gateleiter ersetzt, der sich über benachbarte Finnen erstreckt. Die Gate-Schnitt-Füllung erzeugt eine Struktur, die eine elektrische Isolation zwischen den Gates benachbarter FinFETs bereitstellt, um die FinFETs elektrisch zu isolieren.
  • Da die Herstellung integrierter Schaltkreise (IC) immer weiter auf kleinere Technologieknoten, z. B. 7 Nanometer und darüber hinaus, skaliert, nimmt der Abstand zwischen den Strukturen weiter ab. Zum Beispiel führen Grundregel- und Strukturänderungen zu extrem engen Abständen für Gate-Schnitt-Öffnungen während der FinFET-Bildung. Eine besondere Herausforderung beim Bilden des Gate-Schnitts ist das Erstellen der Öffnung mit der gewünschten Größe. Zum Beispiel beträgt die Breite für eine gegenwärtige Gate-Schnitt-Öffnung typischerweise etwa 30 Nanometer (nm), was ausreichend Raum lässt, um etwaige Rückstände aus der Öffnung zu entfernen. Diese Größe wird jedoch für Knoten-FinFETs mit 7-nm-Technologie zu groß. Das heißt, die Gate-Schnitt-Füllgröße muss kleiner als 30 nm sein, um einen ausreichenden Abstand bereitzustellen und um die Trennung der Metallgateleiter nach dem Ersetzen des Metallleiters in einem 7-nm-Technologieknoten zu gewährleisten. Genauer gesagt, im 7-nm-Technologieknoten schnüren der Abstandhalter aus amorphem Silizium und der Liner in einem engen Gate-Schnitt ab, wodurch es sehr schwierig wird, den Rest an amorphem Silizium am Boden der Öffnung durch herkömmliches reaktives lonenätzen (RIE) zu entfernen. In einem Vorgehen wird eine RIE-Überätzung mit hoher Vorspannungsleistung angewendet, aber dieses Ätzen erzeugt gekrümmte Seitenwände in der Gate-Schnitt-Öffnung, die Kurzschlüsse mit den Gateleiterenden erzeugen kann. Dieses Vorgehen erzeugt einen lonen-Abschattungseffekt in anderen Prozessen und ermöglicht die Bildung von Sauerstoff, was möglicherweise zu Verbindungsproblemen führen kann.
  • ZUSAMMENFASSUNG
  • Ein erster Aspekt der Erfindung ist auf ein Verfahren gerichtet, umfassend: ein Bilden einer ersten und zweiten Halbleiterfinne auf einem Substrat, wobei ein Raum die ersten und zweiten Halbleiterfinnen voneinander trennt; ein Bilden eines Dummy-Gates, das sich über jeder der ersten und zweiten Halbleiterfinnen erstreckt; ein Bilden eines Zwischenschichtdielektrikums um die ersten und zweiten Halbleiterfinnen und das Dummy-Gate; ein Bilden einer Gate-Schnitt-Öffnung in dem Dummy-Gate in dem Raum zwischen den ersten und zweiten Halbleiterfinnen, wobei die Gate-Schnitt-Öffnung eine innere Seitenwandfläche aufweist; ein Bilden einer Liner-Abstandshalterschicht in der Gate-Schnitt-Öffnung, wobei die Liner-Abstandshalterschicht mindestens die Innenseitenwandfläche der Gate-Schnitt-Öffnung bedeckt; ein Füllen der Gate-Schnitt-Öffnung mit einer Gate-Schnitt-Füllung, wodurch ein Gate-Schnitt-Körper entsteht; ein Entfernen des Dummy-Gates, ein Erzeugen einer Dummy-Gate-Öffnung, die Außenseiten der Liner-Abstandshalterschicht auf der Gate-Schnitt-Füllung freilegt und die die erste Halbleiterfinne und die zweite Halbleiterfinne freilegt; ein Bilden eines Liner-Abstandhalters zwischen dem Gate-Schnittkörper und dem Zwischenschichtdielektrikum durch ein Entfernen der Liner-Abstandshalterschicht, die in der Dummy-Gate-Öffnung freiliegt, von der Gate-Schnitt-Füllung; und ein Bilden eines Metallgateleiters in der Dummy-Gate-Öffnung und über den ersten und zweiten Halbleiterfinnen, wobei der Gate-Schnitt-Körper den Metallgateleiter über der ersten Halbleiterfinne von dem Metallgateleiter über der zweiten Halbleiterfinne isoliert. Ein zweiter Aspekt der Erfindung umfasst eine Feldeffekttransistorstruktur vom Finnen-Typ (FinFET-Struktur), umfassend: ein Substrat; einen ersten FinFET auf dem Substrat, wobei der erste FinFET eine erste Halbleiterfinne und einen ersten Metallgateleiter über der ersten Halbleiterfinne aufweist; einen zweiten FinFET auf dem Substrat, wobei der zweite FinFET eine zweite Halbleiterfinne und einen zweiten Metallgateleiter über der zweiten Halbleiterfinne aufweist; ein Zwischenschichtdielektrikum um den ersten FinFET und den zweiten FinFET; und eine Gate-Schnitt-Struktur, die ein Ende des ersten Metallgateleiters elektrisch von einem Ende des zweiten Metallgateleiters isoliert, um den ersten und den zweiten FinFETs elektrisch zu isolieren, wobei die Gate-Füllstruktur einen Körper und einen Liner-Abstandshalter enthält, wobei der Körper einen unteren Abschnitt und einen oberen Abschnitt aufweist, wobei der obere Abschnitt des Körpers das Zwischenschichtdielektrikum berührt und der Liner-Abstandhalter den unteren Abschnitt des Körpers von dem Zwischenschichtdielektrikum trennt.
  • Ein dritter Aspekt der Erfindung bezog sich auf eine Gate-Schnitt-Struktur für Feldeffekttransistoren vom Fin-Typ (FinFET), wobei die Gate-Schnitt-Struktur umfasst: eine Gate-Schnitt-Struktur, die ein Ende eines ersten metallischen Gateleiters eines ersten FinFET von einem Ende eines zweiten Metallgateleiters eines zweiten FinFET elektrisch isoliert, wobei die Gate-Schnitt-Struktur einen Körper umfasst, der das Ende des ersten Metallgateleiters und das Ende des zweiten Metallgateleiters kontaktiert, und einen Liner-Abstandhalter, der nur einen Teil des Körpers von einem Zwischenschichtdielektrikum trennt, das sich um den ersten und den zweiten FinFET erstreckt.
  • Die vorstehenden und andere Merkmale der Erfindung werden aus der folgenden genaueren Beschreibung von Ausführungsformen der Erfindung ersichtlich.
  • Figurenliste
  • Die Ausführungsformen dieser Erfindung werden im Detail unter Bezugnahme auf die folgenden Figuren beschrieben, wobei gleiche Bezeichnungen gleiche Elemente bezeichnen und wobei:
    • 1 eine Draufsicht eines allgemeinen Layouts zeigt, in dem eine Gate-Schnitt-Struktur gebildet und gemäß Ausführungsformen der Erfindung verwendet wird.
    • 2 und 3 Querschnittsansichten entlang der Querschnittsansicht der Linie Y-Y in 1 von Verfahren zum Bilden einer Gate-Schnittöffnung und einer Liner-Abstandshalterschicht gemäß Ausführungsformen der Erfindung zeigen.
    • 4 - 6 Querschnittsansichten entlang der Querschnittsansicht Y-Y in 1 von Verfahren zum Modifizieren einer Liner-Abstandshalterschicht gemäß einer ersten Ausführungsform der Erfindung zeigen.
    • 7 - 9 Querschnittsansichten entlang der Querschnittsansicht der Linie Y-Y in 1 zum Bilden einer Gate-Schnitt-Struktur gemäß der ersten Ausführungsform der Erfindung zeigen.
    • 10 eine Querschnittsansicht entlang der Querschnittsansicht der Linie A-A in den 9, 17 und 23 einer Dummy-Gate-Öffnung gemäß Ausführungsformen der Erfindung zeigt.
    • 11 eine Querschnittsansicht entlang der Querschnittsansicht der Linie X-X in 1 von Verfahren zum Bilden einer Gate-Schnitt-Struktur gemäß der ersten Ausführungsform der Erfindung zeigt.
    • 12 eine Querschnittsansicht entlang der Querschnittsansicht der Linie Y-Y in 1 von Verfahren zum Ausbilden von Gattern gemäß der ersten Ausführungsform der Erfindung zeigt.
    • 13 - 14 Querschnittsansichten entlang der Querschnittsansicht der Linie Y-Y in 1 von Verfahren zum Modifizieren einer Liner-Abstandshalterschicht gemäß einer zweiten Ausführungsform der Erfindung zeigen.
    • 15 - 17 Querschnittsansichten entlang der Querschnittsansicht der Linie Y-Y 1 von Verfahren zum Bilden einer Gate-Schnitt-Struktur gemäß einer zweiten Ausführungsform der Erfindung zeigen.
    • 18 eine Querschnittsansicht entlang der Querschnittsansicht der Linie X-X in 1 von Verfahren, die eine Gate-Schnitt-Struktur gemäß der zweiten Ausführungsform der Erfindung bilden zeigt.
    • 19 zeigt eine Querschnittsansicht entlang der Querschnittsansicht der Linie Y-Y in 1 von Verfahren, die Gates bilden, gemäß der zweiten Ausführungsform der Erfindung zeigt.
    • 20 eine Querschnittsansicht entlang der Querschnittsansicht der Linie Y-Y in 1 von Verfahren zum Modifizieren einer Liner-Abstandshalterschicht gemäß einer dritten Ausführungsform der Erfindung zeigt.
    • 21 - 23 Querschnittsansichten entlang der Querschnittsansicht der Linie Y-Y in 1 von Verfahren zum Bilden einer Gate-Schnitt-Struktur gemäß einer dritten Ausführungsform der Erfindung zeigen.
    • 24 eine Querschnittsansicht entlang der Querschnittsansicht der Linie X-X in 1 von Verfahren zum Bilden einer Gate-Schnitt-Struktur gemäß der dritten Ausführungsform der Erfindung zeigt.
    • 25 eine Querschnittsansicht entlang der Querschnittsansicht Y-Y in 1 von Verfahren zum Ausbilden von Gattern gemäß der dritten Ausführungsform der Erfindung zeigt.
  • Es wird darauf hingewiesen, dass die Zeichnungen der Erfindung nicht maßstabsgerecht sind. Die Zeichnungen sollen nur typische Aspekte der Erfindung darstellen und sollten daher nicht als den Umfang der Erfindung einschränkend betrachtet werden. In den Zeichnungen stellen gleiche Nummerierungen gleiche Elemente zwischen den Zeichnungen dar.
  • DETAILLIERTE BESCHREIBUNG
  • Ausführungsformen der Erfindung stellen eine Gate-Schnitt-Struktur für FinFETs, eine verwandte FinFET-Struktur und ein verwandtes Verfahren bereit. Die Gate-Schnitt-Struktur trennt und isoliert ein Ende eines ersten Metallgateleiters eines ersten FinFET von einem Ende eines zweiten Metallgateleiters eines zweiten FinFET. Die Gate-Schnitt-Struktur umfasst einen Körper, der das Ende des ersten Metallgateleiters und das Ende des zweiten Metallgateleiters kontaktiert, und einen Liner-Abstandshalter, der nur einen Abschnitt des Körpers, z. B. einen unteren Abschnitt, von einem Zwischenschichtdielektrikum trennt, das sich um die ersten und zweiten FinFETs erstreckt. Während der Bildung, die ein Austauschmetallgate (RMG) - Verfahren verwendet, kann eine Gate-Schnitt-Öffnung in einem Dummy-Gate bemessen werden, um eine Qualitätsreinigung der Gate-Schnitt-Öffnung zu ermöglichen, z. B. um Rückstände zu entfernen. Danach kann die Liner-Abstandshalterschicht verwendet werden, um die Größe des Abstands in mindestens einem unteren Abschnitt der Gate-Schnitt-Öffnung zwischen den metallischen Gateleiterenden der FinFETs zu reduzieren. Auf diese Weise kann eine qualitative Gate-Schnitt-Struktur gebildet werden, jedoch mit einem kleineren Abstand zwischen den metallischen Gateleitern, die das Dummy-Gate ersetzt, um den Abstand an dem 7-Nanometer-Technologieknoten und darüber hinaus aufzunehmen. In einem Beispiel kann der Körper einen unteren Abschnitt aufweisen, der eine Breite (z. B. weniger als oder gleich etwa 24 Nanometer) hat, die geringer ist als ein oberer Abschnitt des Körpers.
  • Mit Bezug auf die Zeichnungen werden nun Ausführungsformen eines Verfahrens zum Bilden einer Gate-Schnitt-Struktur 100 beschrieben. Zum Zwecke der Beschreibung zeigt 1 eine Draufsicht eines allgemeinen Layouts, in dem die Gate-Schnitt-Struktur 100 gebildet und verwendet wird. 1 umfasst eine Querschnittsansicht-Linie X-X in X-Richtung pro Legende und eine Querschnittsansicht-Linie Y-Y in Y-Richtung pro Legende. Es wird angemerkt, dass 1 eine bestimmte Struktur zeigt, die während der hierin beschriebenen Verfahren die Form von verschiedenen Dingen annehmen kann, z. B. kann das mittlere Rechteck eine Gate-Schnitt-Öffnung 130, eine Gate-Schnitt-Füllung 160 oder ein Gate-Schnitt-Körper 162 sein. 2 und 3 zeigen Querschnittsansichten entlang der Querschnittsansicht der Linie Y-Y in 1.
  • Vorab, wie in den 2 und 3 gezeigt, umfasst das Verfahren ein Bilden einer ersten und zweiten Halbleiterfinne 110 auf einem Substrat 112. Die Finnen 110 verlaufen in den Zeichnungen in Y-Richtung. Das Substrat 112 kann Silizium, Germanium, Siliziumgermanium, Siliziumcarbid und solche, die im Wesentlichen aus einem oder mehreren III-V-Verbindungshalbleitern bestehen, die eine durch die Formel AlX1GaX2InX3AsY1PY2NY3SbY4 definierte Zusammensetzung aufweisen, umfassen, ohne darauf beschränkt zu sein. Y2, Y3 und Y4 stellen relative Anteile dar, die jeweils größer oder gleich Null sind, und X1 + X2 + X3 + Y1 + Y2 + Y3 + Y4 = 1 (1 ist die gesamte relative Molmenge). Andere geeignete Substrate umfassen II-VI-Verbindungshalbleiter mit einer Zusammensetzung ZnA1CdA2SeB1TeB2, wobei A1, A2, B1 und B2 relative Anteile sind, die jeweils größer als oder gleich Null sind, und A1 + A2 + B1 + B2 = 1 (1 ist die Gesamtmolmenge). Darüber hinaus kann ein Teil oder das gesamte Halbleitersubstrat verspannt sein. Die Halbleiterfinnen 110 können ein beliebiges der aufgelisteten Materialien für das Substrat 112 enthalten. Die Halbleiterfinnen 110 können unter Verwendung irgendeiner jetzt bekannten oder später entwickelten Technik hergestellt werden, z. B. ein epitaktisches Wachsen der Finnen auf dem Substrat 112 oder Ätzen der Finnen aus dem Substrat 112. Obwohl zahlreiche Finnen 110 gezeigt sind, wird zum Zwecke der Beschreibung der Erfindung auf eine erste Halbleiterfinne 110A und eine zweite Halbleiterfinne 110B Bezug genommen.
  • Wie am besten in 2 gezeigt ist, trennt ein Raum 114 erste und zweite Halbleiterfinnen 110A, 110B. Eine Flachgrabenisolation (STI) 120 kann auch in oder auf dem Substrat 112 gebildet sein, um die Halbleiterfinnen 110A, 110B elektrisch zu isolieren. Im Allgemeinen kann die STI 120 durch Abscheiden eines Isoliermaterials in einen Graben in dem Substrat 112 oder auf dem Substrat 112 gebildet werden, um die Finnen voneinander zu isolieren. In einem durch STI 120 isolierten Bereich können ein oder mehrere FinFETs mit einer bestimmten Polarität angeordnet sein. Jede STI 120 kann aus einer beliebigen derzeit bekannten oder später entwickelten Substanz zur Bereitstellung einer elektrischen Isolierung gebildet sein und kann beispielsweise Folgendes umfassen: Siliziumnitrid (Si3N4) Siliziumoxid (SiO2), fluoriertes SiO2 (FSG), hydriertes Siliziumoxycarbid (SiCOH), poröses SiCOH, Borphosphosilikatglas (BPSG), Silsesquioxane, mit Kohlenstoff (C) dotierte Oxide (d.h. Organosilikate), die Silizium (Si), Kohlenstoff (C), Sauerstoff (O) und/oder Wasserstoff (H) - Atome umfassen, wärmeaushärtende Polyarylenether, ein aufgeschleudertes siliziumkohlenstoffhaltiges Polymermaterial, nahezu reibungsfreier Kohlenstoff (NFC) oder Schichten davon.
  • Die 2 und 3 zeigen auch das Bilden eines Dummy-Gates (oder mehrerer davon) 116, das sich über jede der ersten und zweiten Halbleiterfinnen 110A, 110B erstreckt. Dummy-Gates 116 erstrecken sich in den Zeichnungen in X-Richtung. Das Dummy-Gate 116 kann für eine solche Verwendung ein beliebiges jetzt bekanntes oder später entwickeltes Opfermaterial enthalten, z. B. Polysilizium oder ein amorphes Silizium. Wie in 1 zu sehen ist, liegt das Dummy-Gate 116 quer zu vielen Finnen 110. Wie auf diesem Gebiet verstanden wird, wird das Dummy-Gate 116 verwendet, um Platz für einen später gebildeten Metallgateleiter (170 in 12, 19 und 25) zu halten, der ihn ersetzen wird. Das Dummy-Gate 116 wird anstelle eines Metallgatterleiters verwendet, um eine Beschädigung des Metallgatterleiters während bestimmter Verarbeitung zu verhindern, z. B. wird ein Dotiermittel-Anneal verwendet, um Source/Drain-Bereiche in den Halbleiterfinnen 110 zu bilden. Sobald die möglicherweise schädigende Verarbeitung abgeschlossen ist (tritt typischerweise vor der Verarbeitung gemäß der Erfindung auf) wird, wie noch beschrieben wird, das Dummy-Gate 116 entfernt und durch einen Metallgateleiter ersetzt, der das letzte Gate der FinFETs bildet. Das Dummy-Gate 116 kann unter Verwendung einer beliebigen bekannten oder später entwickelten Technik gebildet werden. Zum Beispiel kann Dummy-Gate 116-Material abgeschieden, strukturiert und geätzt werden, um Fremdmaterial zu entfernen.
  • Ein „Abscheiden“ kann alle heute bekannten oder später entwickelten Techniken umfassen, die für das abzuscheidende Material geeignet sind, einschließlich, jedoch nicht beschränkt auf, zum Beispiel: eine chemische Gasphasenabscheidung (CVD), Niederdruck-CVD (LPCVD), plasmaverstärkte CVD (PECVD)), Halbatmosphäre-CVD (SACVD) und Plasma mit hoher Dichte CVD (HDPCVD), schnelle thermische CVD (RTCVD), Ultrahochvakuum-CVD (UHVCVD), CVD mit eingeschränkter Reaktion (LRPCVD), metallorganische CVD (MOCVD), Sputter-Abscheidung lonenstrahlabscheidung, Elektronenstrahlabscheidung, lasergestützte Abscheidung, thermische Oxidation, thermische Nitridierung, Spin-On-Verfahren, physikalische Gasphasenabscheidung (PVD), Atomlagenabscheidung (ALD), chemische Oxidation, Molekularstrahlepitaxie (MBE), Plattieren, Verdunstung. Das Dummy-Gate 116-Material kann zum Beispiel unter Verwendung von ALD abgeschieden werden.
  • Das Ätzen bezieht sich im Allgemeinen auf das Entfernen von Material von einem Substrat (oder Strukturen, die auf dem Substrat gebildet werden) und wird oft mit einer Maske an Ort und Stelle durchgeführt, so dass Material aus bestimmten Bereichen des Substrats selektiv entfernt werden kann, während das Material von anderen Bereichen des Substrats unbeeinflusst bleibt. Es gibt im Allgemeinen zwei Kategorien des Ätzens: (i) Nassätzen und (ii) Trockenätzen. Das Nassätzen wird mit einem Lösungsmittel (wie einer Säure) durchgeführt, das aufgrund seiner Fähigkeit ausgewählt werden kann, ein gegebenes Material (wie z. B. Oxid) selektiv aufzulösen, während ein anderes Material (wie z. B. Polysilizium) relativ intakt bleibt. Diese Fähigkeit, bestimmte Materialien selektiv zu ätzen, ist für viele Halbleiterfertigungsprozesse von grundlegender Bedeutung. Ein Nassätzen wird im Allgemeinen ein homogenes Material (z. B. Oxid) isotrop geätzt, ein Nassätzen kann jedoch auch einkristalline Materialien (z. B. Siliziumwafer) anisotrop ätzen. Trockenätzen kann unter Verwendung eines Plasmas durchgeführt werden. Plasmasysteme können in mehreren Modi arbeiten, indem die Parameter des Plasmas angepasst werden. Gewöhnliches Plasmaätzen erzeugt energiereiche freie Radikale, neutral geladen, die an der Oberfläche des Wafers reagieren. Da neutrale Partikel den Wafer aus allen Richtungen angreifen, ist dieser Prozess isotrop. lonenfräsen oder Sputterätzen bombardiert den Wafer mit energetischen Ionen von Edelgasen, die sich ungefähr aus einer Richtung an den Wafer annähern, und daher ist dieser Prozess stark anisotrop. Das reaktive lonenätzen (RIE) arbeitet unter Bedingungen, die zwischen Sputtern und Plasmaätzen liegen, und kann verwendet werden, um tiefe, schmale Merkmale wie STI-Gräben zu erzeugen. Dummy-Gates 116 können zum Beispiel unter Verwendung von RIE geätzt werden.
  • Zurück zu 1 ist ein Zwischenschichtdielektrikum (ILD) 124 um die ersten und zweiten Halbleiterfinnen 110A, 110B und das Dummy-Gate 116 gebildet. Das heißt, das ILD 124 füllt die Räume zwischen den ersten und zweiten Halbleiterfinnen 110 und dem Dummy-Gate 116. Das ILD 124 befindet sich in den 2-3 hinter und vor dem Dummy-Gate 116 (in die Seite hinein und aus der Seite heraus). Das ILD 124 kann umfassen, jedoch ohne Beschränkung: mit Kohlenstoff dotierte Siliziumdioxidmaterialien; fluoriertes Silicatglas (FSG); organische polymere Duroplastmaterialien; Siliciumoxycarbid; SiCOH-Dielektrika; mit Fluor dotiertes Siliziumoxid; Spin-On-Gläser; Silsesquioxane, einschließlich Wasserstoffsilsesquioxan (HSQ), Methylsilsesquioxan (MSQ) und Mischungen oder Copolymere von HSQ und MSQ; Benzocyclobuten (BCB) -basierte polymere Dielektrika und beliebige Silizium enthaltende Low-k-Dielektrika. Beispiele für Spin-on-Filme mit niedrigem k-Wert mit einer Zusammensetzung vom SiCOH-Typ unter Verwendung der Silsesquioxan-Chemie umfassen HOSP TM (erhältlich von Honeywell), JSR 5109 und 5108 (erhältlich von Japan Synthetic Rubber), Zirkon TM (erhältlich von Shipley Microelectronics, einem Geschäftsbereich von Rohm und Haas) und poröse Low-k (ELk) -Materialien (erhältlich von Applied Materials). Beispiele für mit Kohlenstoff dotierte Siliciumdioxidmaterialien oder Organosilane umfassen Black Diamond TM (erhältlich von Applied Materials) und Coral TM (erhältlich von Lam Research). Ein Beispiel für ein HSQ-Material ist FOxTM (erhältlich von Dow Corning). Das ILD 124 kann unter Verwendung einer beliebigen geeigneten Abscheidungstechnik, z. B. ALD, abgeschieden werden.
  • Mit weiterem Bezug auf 2 ist ein Bilden einer Gate-Schnitt-Öffnung 130 in dem Dummy-Gate 116 in dem Raum 114 zwischen ersten und zweiten Halbleiterfinnen 110A, 110B gezeigt. Die Gate-Schnitt-Öffnung 130 hat eine innere Seitenwandfläche 132. Die Gate-Schnitt-Öffnung 130 kann unter Verwendung einer beliebigen bekannten oder später entwickelten Technik gebildet werden. Zum Beispiel kann eine Hartmaske 134 (z. B. aus Siliziumnitrid) gebildet und strukturiert werden, und die Gate-Schnitt-Öffnung 130 kann geätzt werden, z. B. unter Verwendung von RIE. Die Gate-Schnitt-Öffnung 130 kann eine Breite W1 (quer zur Seite, aber auf ähnliche Weise in eine Seite) aufweisen, die ausreicht, um eine herkömmliche Reinigung einer Bodenfläche 136 der Gate-Schnitt-Öffnung 130 nach dem Ausbilden der Gate-Schnitt-Öffnung 130 durchzuführen. Die Reinigung entfernt möglicherweise den Rückstand des Dummy-Gates 116 (z. B. Polysilizium oder amorphes Silizium) von der Bodenfläche 136 der Gate-Schnitt-Öffnung. Die Breite W2 kann beispielsweise ungefähr 30 Nanometer betragen. Die Reinigung kann einen beliebigen bekannten oder später entwickelten Veraschungsprozess umfassen, der für das Dummy-Gate 116-Material geeignet ist.
  • In diesem Stadium würde die Gate-Schnitt-Öffnung 130 herkömmlicherweise mit einer Gate-Schnitt-Füllung, wie etwa Siliziumnitrid, gefüllt werden. Wie erwähnt, ist die Gate-Schnitt-Öffnung 130 größer als für den 7-Nanometer-Technologieknoten und darüber hinaus erwünscht. Gemäß Ausführungsformen der Erfindung wird, wie im Folgenden beschrieben wird, eine Liner-Abstandshalterschicht 142 (siehe z. B. 4 - 8) geschaffen, die es ermöglicht, die Größe der Gate-Schnitt-Öffnung 130 und somit eine Größe der Gate-Schnitt-Füllung zu reduzieren 160 (7), die schließlich die Enden der Metallgateleiter für benachbarte FinFETs elektrisch isoliert.
  • Wie in 3 dargestellt ist, wird eine Liner-Abstandshalterschicht 142 in der Gate-Schnittöffnung 130 abgeschieden, beispielsweise unter Verwendung von ALD. Wie gezeigt, deckt die Liner-Abstandshalterschicht 142 mindestens die innere Seitenwandfläche 132 der Gate-Schnitt-Öffnung 130 ab und bedeckt typischerweise auch eine Bodenfläche 136 der Gate-Schnitt-Öffnung 130. Die Liner-Abstandsschicht 142 kann auch über dem Dummy-Gate 116 (und der ILD 124, nicht gezeigt) abgeschieden werden. Die Liner-Abstandshalterschicht 142 kann beispielsweise Hafniumoxid (HfO2), Titanoxid (TiO2) oder Aluminiumoxid (Al2O3) umfassen. Die Liner-Abstandshalterschicht 142 kann beispielsweise eine Dicke in einem Bereich von ungefähr 5 nm bis ungefähr 10 nm aufweisen. Wie in 3 gezeigt, verengt die Liner-Abstandshalterschicht 142 eine Breite W2 der Gate-Schnitt-Öffnung 130 auf beispielsweise weniger als oder gleich etwa 24 Nanometer. In einem besonderen Beispiel erzeugt die Liner-Abstandshalterschicht 142 mit einer Dicke von etwa 5 Nanometern bei einer Gate-Schnitt-Öffnung 130 mit einer Breite W1 (2) eine Breite W2 von etwa 20 Nanometern, d.h. 30 nm - (2 x 5) nm. In einem anderen Beispiel erzeugt das Abscheiden der Liner-Abstandshalterschicht 142 mit einer Dicke von ungefähr 10 Nanometern eine Breite W2 von ungefähr 10 Nanometern, d.h. 30 nm - (2 x 10) nm. Wie beschrieben, wird die Breite W2 verwendet, um eine Größe der Gate-Schnitt-Struktur 100 (1, 12, 19 und 25) zu definieren, die Metallgateleiter benachbarter FinFETs elektrisch isoliert. Die Dicke der Liner-Abstandshalterschicht 142 kann angepasst werden, um eine gewünschte Breite W2 für die Gate-Schnitt-Öffnung 130 zu erzeugen.
  • Die Liner-Abstandshalterschicht 142 kann auf verschiedene Weise modifiziert werden, um eine Vielzahl unterschiedlicher Liner-Abstandshalter 140 zu erzeugen (siehe z. B. 1, 11 - 12, 18 - 19 und 24 - 25), d.h. vor dem Abscheiden einer Gate-Füllung 160 in der Gate-Schnitt-Öffnung 130. Eine Ausführungsform zum Modifizieren der Liner-Abstandshalterschicht 142 ist in den 4 - 12 gezeigt.
  • Die 4-6 zeigen Querschnittsansichten entlang der Querschnittsansicht Y-Y in 1. In dieser Ausführungsform kann, wie in 4 gezeigt, die Liner-Abstandshalterschicht 142 von der unteren Oberfläche 136 der Gate-Schnitt-Öffnung 130 geätzt werden. Dieses Ätzen kann zum Beispiel ein Trockenätzen umfassen, das für das Material der Liner-Abstandshalterschicht 142 geeignet ist, z. B. RIE für Hafniumoxid (HfO2). Wie gezeigt kann dieses Ätzen auch die Liner-Abstandshalterschicht 142 über dem Dummy-Gate 116 und der ILD 124 (1) entfernen. 5 zeigt das Füllen eines unteren Abschnitts 150 der Gate-Schnitt-Öffnung 130 mit einem Opfermaterial 154, d.h. dem Teil, der nicht bereits mit der Liner-Abstandshalterschicht 142 gefüllt ist. Die Höhe (Z-Richtung) des unteren Abschnitts 150 der Gate-Schnitt-Öffnung 130, die durch Opfermaterial 154 gefüllt wird, kann zum Beispiel ungefähr 40 Nanometer (nm) bis ungefähr 100 nm betragen. Das Opfermaterial 154 kann ein beliebiges jetzt bekanntes oder später entwickeltes weiches Material zum Platzieren während der Halbleiterbearbeitung sein, wie beispielsweise Siliziumoxid-Hybrid (SOH) oder Siliziumoxid (SiO 2), ist aber nicht darauf beschränkt. 6 zeigt ein Ätzen, um die Liner-Abstandshalterschicht 142 von der inneren Seitenwandfläche 132 der Gate-Schnitt-Öffnung 130 über dem Opfermaterial 154 (gestrichelt), d.h. auf einem oberen Abschnitt 152 der Gate-Schnitt-Öffnung 130, zu entfernen. Dieses Ätzen kann ein beliebiges geeignetes Trockenätzen umfassen, um die Liner-Abstandshalterschicht 142 aber nicht das Opfermaterial 154 zu entfernen, z. B. ein Ätzen auf Fluor- oder Halogenbasis. 6 zeigt auch einen anderen Schritt zum Entfernen des Opfermaterials 154. Dieses Ätzen kann zum Beispiel ein Nassätzen umfassen, das für das Opfermaterial 154 geeignet ist. Dieses Ätzen hinterlässt die Liner-Abstandshalterschicht 142 entlang der inneren Seitenwandfläche 132 von lediglich dem unteren Abschnitt 150 der Gate-Schnitt-Öffnung 130.
  • Die 7 - 12 zeigen ein Bilden einer Gate-Schnitt-Struktur 100 (1, 11 und 12) unter Verwendung der Ausführungsform der 4 - 6. Die 7 - 9 und 12 zeigen Querschnittsansichten entlang der Querschnittslinienlinie Y-Y in 1, 10 zeigt eine Querschnittsansicht entlang der Querschnittsansicht der Linie A-A in 9 und 11 zeigt eine Querschnittsansicht entlang der Querschnittsansicht der Linie X-X in 1. 7 zeigt ein Füllen der Gate-Schnitt-Öffnung 130 mit einer Gate-Schnitt-Füllung 160, wodurch ein Gate-Schnitt-Körper 162 der Gate-Schnitt-Struktur 100 (1, 11-12) erzeugt wird. Die Gate-Schnitt-Füllung 160 kann zum Beispiel Siliziumnitrid (Si3N4), Siliziumoxynitrid (SiON), Siliziumkohlenstoffnitrid (SiCN) oder Siliziumoxykohlenstoffnitrid (SiOCN) umfassen. Das Füllen der Gate-Schnitt-Öffnung 130 kann einen Planarisierungsschritt zum Entfernen von zusätzlichem Material umfassen. Planarisierung bezieht sich auf verschiedene Prozesse, die eine Oberfläche ebener (d.h. flacher und/oder glatter) machen. Ein chemisch-mechanisches Polieren (CMP) ist ein herkömmlicher Planarisierungsprozess, der Oberflächen mit einer Kombination aus chemischen Reaktionen und mechanischen Kräfte planarisiert. CMP verwendet eine Schlämme mit abrasiven und korrosiven chemischen Komponenten, zusammen mit einem Polierpad und einem Haltering, der typischerweise einen größeren Durchmesser als der Wafer hat. Das Pad und der Wafer werden durch einen dynamischen Polierkopf zusammengedrückt und durch einen Kunststoffhaltering an Ort und Stelle gehalten. Der dynamische Polierkopf wird mit verschiedenen Drehachsen (d.h. nicht konzentrisch) gedreht. Dieser Prozess entfernt Material und neigt dazu, jegliche „Topographie“ auszugleichen, wodurch der Wafer flach und eben wird. Andere derzeit herkömmliche Planarisierungstechniken können umfassen: (i) Oxidation; (ii) chemisches Ätzen; (iii) Taper-Kontrolle durch lonenimplantatschaden; (iv) Ablagerung von Filmen aus Glas mit niedrigem Schmelzpunkt; (v) Abschleifen abgelagerter Filme, um sie zu glätten; (vi) photosensitive Polyimid (PSPI) -Filme; (vii) neue Harze; (viii) flüssige Epoxide mit niedriger Viskosität; (ix) Spin-On-Glas (SOG) -Materialien; und / oder (x) Opferrückätzen.
  • 8 zeigt ein Entfernen des Dummy-Gates 116 (7), wobei eine Dummy-Gate-Öffnung 164 erzeugt wird, die die Außenseiten 166 der Liner-Abstandshalterschicht 142 an der Gate-Schnitt-Füllung 160 und der ersten Halbleiterfinne 110A und der zweiten Halbleiterfinne 110B freilegt. Das heißt, die Dummy-Gate-Öffnung 164 legt Außenseiten 166 der Liner-Abstandshalterschicht 142 frei, die der Öffnung zu gerichtet sind. In 8, wenn die Dummy-Gate-Öffnung 164 vorhanden ist, ist die ILD 124 sichtbar. Das Dummy-Gate 116 kann z. B. unter Anwendung eines Trockenätzens mit Salzsäure (HCl) oder eines RIE für amorphes Silizium oder eines Nassätzens mit heißem Ammoniak (NH3) für Polysilizium oder durch einen beliebigen jetzt bekannten oder später entwickelten Ätzprozess, der für das Material des Dummy-Gates 116 geeignet ist, entfernt werden.
  • Die 9-11 zeigen ein Bilden des Liner-Abstandshalters 140 (11) zwischen dem Gate-Schnitt-Körper 162 und der ILD 124 durch Entfernen der in der Dummy-Gate-Öffnung 164 freigelegten Liner-Abstandshalterschicht 142 von der Gate-Schnitt-Füllung 160. Dieser Prozess kann einen beliebigen bekannten oder späteren Ätzprozess umfassen, der für das Material der Abstandshalterschicht 142 geeignet ist, z. B. RIE für Hafniumoxid (HfO2), Titanoxid (TiO2) oder Aluminiumoxid (Al2O3). Wie durch einen Vergleich der 8 und 9 gezeigt ist, wirkt dieses Ätzen auf die freiliegenden Außenseiten 166 der Liner-Abstandshalterschicht 142 in Richtung der Gate-Schnitt-Füllung 160, um die Liner-Abstandshalterschicht 142 von dem Gate-Schnitt-Körper 162 zu entfernen. Wie in der Querschnittsansicht von 11 (entlang der Schnittlinie Y-Y von 1) und der Querschnittsansicht von 10 entlang der Schnittlinie A-A in 9 gezeigt ist, wirkt die Ätzung nicht auf die Liner-Abstandshalterschicht 142 zwischen dem Gate-Schnittkörper 162 und der ILD 124 ein. Die verbleibende Liner-Abstandshalterschicht 142 zwischen dem Gate-Schnitt-Körper 162 und der ILD 124 erzeugt den Liner-Abstandshalter 140. Der Liner-Abstandshalter 140 befindet sich nur zwischen einem Teil des Körpers 162, d.h. ein unterer Abschnitt 190 (11), und der ILD 124.
  • 12 zeigt eine Querschnittsansicht entlang der Querschnittsansicht der Linie Y-Y in 1, in der ein Metallgateleiter 170 in der Dummy-Gate-Öffnung 164 (9) und über ersten und zweiten Halbleiterfinnen 110A, 110B gebildet ist. Das Bilden des Metallgateleiters 170 kann das Abscheiden eines beliebigen bekannten oder später entwickelten Metallleiters, z. B. Kupfer, auf herkömmliche Weise umfassen. Über den Halbleiterfinnen 110A, 110B kann auch irgendein notwendiges und herkömmliches Gatedielektrikummaterial (nicht gezeigt) als Teil der Ausbildung des Metallgateleiters 170 gebildet werden. Ferner können auch herkömmliche (nicht gezeigte) Liner-Materialien zwischen dem Metallgateleiter 170 und beispielsweise der ILD 124 als Teil dieses Prozesses gebildet werden. Ein Planarisierungsschritt kann durchgeführt werden, um nicht benötigtes Metall von einer oberen Oberfläche der Struktur zu entfernen. Wie in 12 gezeigt ist, isoliert der Gate-Schnitt-Körper 162 der Gate-Schnitt-Struktur 100 den Metallgateleiter 170A über der ersten Halbleiterfinne 110A von dem Metallgateleiter 170B über der zweiten Halbleiterfinne 110B. Es versteht sich, dass der Metallgateleiter 170A bei der Bildung von Source/Drains (nicht gezeigt) in den Halbleiterfinnen 110A, 110B über der ersten Halbleiterfinne 110A einen ersten FinFET 172A bildet und der Metallgateleiter 170B über der zweiten Halbleiterfinne 110B einen zweiten FinFET 172B bildet. Es versteht sich, dass jeder FinFET 172A, 172B mehr als eine Halbleiterfinne 110 umfassen kann. Ein unterer Abschnitt 174 des Gate-Schnitt-Körpers 162 der Gate-Schnitt-Struktur 100 kann eine Breite W2 haben, die kleiner oder gleich beispielsweise etwa 24 Nanometer ist, was kleiner ist als das, was derzeitige Prozesse zulassen. Ein oberer Abschnitt 176 des Gate-Schnitt-Körpers 162 der Gate-Schnittstruktur 100 kann eine Breite aufweisen, die größer ist als beispielsweise etwa 24 Nanometer, insbesondere wie gewünscht, um ein Reinigen der Gate-Schnitt-Öffnung 130 (2) zu ermöglichen.
  • Bezugnehmend auf die 13-19 ist eine weitere Ausführungsform zum Modifizieren der Liner-Abstandshalterschicht 142 vor dem Abscheiden der Gate-Schnitt-Füllung 160 in der Gate-Schnitt-Öffnung 130 gezeigt. Der Prozess von 13 tritt nach 3 auf.
  • Die 13 - 14 zeigen Querschnittsansichten entlang der Querschnittsansicht der Linie Y-Y in 13. In dieser Ausführungsform wird, wie in 13 im Gegensatz zu der vorherigen Ausführungsform gezeigt wird, die Liner-Abstandshalterschicht 142 nicht von der Bodenfläche 136 der Gate-Schnittöffnung 130 geätzt. 13 zeigt das Füllen des unteren Abschnitts 150 der Gate-Schnitt-Öffnung 130 mit Opfermaterial 154. Die Höhe (Z-Richtung) des unteren Abschnitts 150 der Gate-Schnitt-Öffnung 130 kann beispielsweise etwa 40 nm bis etwa 100 nm betragen. Wie erwähnt, kann das Opfermaterial 154 ein beliebiges jetzt bekanntes oder später entwickeltes weiches Material zum Platzieren während der Halbleiterbearbeitung sein, wie z. B. Siliziumoxid-Hybrid (SOH) oder Siliziumoxid (SiO2). 14 zeigt ein Ätzen, um die Liner-Abstandshalterschicht 142 von der inneren Seitenwandfläche 132 der Gate-Schnitt-Öffnung 130 oberhalb des Opfermaterials 154 (gestrichelt) zu entfernen, d.h. auf dem oberen Abschnitt 152 der Gate-Schnitt-Öffnung 130. Dieses Ätzen kann ein beliebiges Trockenätzen umfassen, das geeignet ist, um die Liner-Abstandshalterschicht 142, aber kein Opfermaterial 154, zu entfernen, z. B. ein Ätzen auf Fluor- oder Halogenbasis. 14 zeigt auch das Entfernen des Opfermaterials 154. Dieses Ätzen kann zum Beispiel ein Nassätzen umfassen, das für das Opfermaterial 154 geeignet ist. Dieses Ätzen hinterlässt die Liner-Abstandshalterschicht 142 auf dem unteren Abschnitt 150 der inneren Seitenwandfläche 132 der Gatte-Schnitt-Öffnung 130 und der Bodenfläche 136, insbesondere an der Bodenfläche 136 und entlang der inneren Seitenwandfläche 132 von lediglich dem unteren Abschnitt 150 der Gate-Schnitt-Öffnung 130.
  • Die 15-19 zeigen ein Bilden der Gate-Schnitt-Struktur 100 (1, 18 und 19) unter Verwendung der Ausführungsform der 13-14. Die 15 - 17 und 19 zeigen Querschnittsansichten entlang der Querschnittsansicht der Linie Y-Y in 1 und 18 zeigt eine Querschnittsansicht entlang der Querschnittsansicht der Linie X-X in 1. 15 zeigt die ein Füllen der Gate-Schnitt-Öffnung 130 mit der Gate-Schnitt-Füllung 160, wodurch der Gate-Schnitt-Körper 162 der Gate-Schnitt-Struktur 100 gebildet wird (1, 18 und 19). Die Gate-Schnitt-Füllung 160 kann zum Beispiel Siliziumnitrid (Si3N4), Siliziumoxynitrid (SiON), Siliziumkohlenstoffnitrid (SiCN) oder Siliziumoxykohlenstoffnitrid (SiOCN) umfassen. Das Füllen der Gate-Schnitt-Öffnung 130 kann einen Planarisierungsschritt zum Entfernen von zusätzlichem Material umfassen.
  • 16 zeigt ein Entfernen des Dummy-Gates 116 (15), wodurch eine Dummy-Gate-Öffnung 164 erzeugt wird, die die Außenseiten 166 der Liner-Abstandshalterschicht 142 an der Gateschneidefüllung 160 und der ersten Halbleiterfinne 110A und der zweiten Halbleiterfinne 110B freilegt. Insbesondere legt die Dummy-Gate-Öffnung 164 Außenseiten 166 der Liner-Abstandshalterschicht 142 frei, die der Öffnung zugerichtet ist. In 16 ist die ILD 124 sichtbar.
  • Die 17 - 19 zeigen ein Bilden des Liner-Abstandshalters 140 (18 und 19) zwischen dem Gate-Schnitt-Körper 162 und der ILD 124, indem die Liner-Abstandshalterschicht 142, die in der Dummy-Gate-Öffnung 164 freiliegt, von der Gate-Schnitt-Füllung 160 entfernt wird. Dieser Prozess kann einen beliebigen bekannten Prozess oder ein später entwickelter Ätzprozess umfassen, der für das Material der Liner-Abstandshalterschicht 142 geeignet ist, z. B. RIE für Hafniumoxid (HfO2), Titanoxid (TiO2) oder Aluminiumoxid (Al2O2). Wie durch einen Vergleich der 16 und 17 gezeigt, wirkt dieses Ätzen auf die freiliegenden Außenseiten 166 der Zwischenlagen-Abstandshalterschicht 142 in Richtung der Gate-Schnitt-Füllung 160, um die Liner-Abstandshalterschicht 142 von dem Gate-Schnitt-Körper 162 zu entfernen. Wie jedoch in der Querschnittsansicht von 18 (entlang der Schnittlinie X-X von 1) und der Querschnittsansicht von 10 (zusätzlich zu 9 stimmt diese Ansicht mit der Struktur überein, die entlang der Schnittlinienlinie A-A in 17 gezeigt ist), wirkt das Ätzen nicht auf die Liner-Abstandshalterschicht 142 zwischen dem Gate-Schnitt-Körper 162 und der ILD 124 ein. Ferner beeinflusst das Ätzen nicht eine Liner-Abstandshalterschicht 142U (17) unter dem Gate-Schnitt-Körper 162, d.h. zwischen dem Gate-Schnitt-körper 162 und STI 120. Das heißt, das Entfernen freiliegender Außenseiten 166 der Liner-Abstandshalterschicht 142 von der Gate-Schnitt-Füllung 160 hinterlässt die Liner-Abstandshalterschicht 142U (17) unter der Gate-Schnitt-Füllung 160 und über dem STI 120. Die verbleibende Liner-Abstandshalterschicht 142 zwischen dem Gate-Schnitt-Körper 162 und dem ILD 124 und die verbleibende Liner-Abstandsschicht 142U (17) zwischen dem Gate-Schnittkörper und dem STI 120 erzeugen den Liner-Abstandshalter 140.
  • 19 zeigt eine Querschnittsansicht entlang der Querschnittsansicht der Linie Y-Y in 1, in der ein Metallgateleiter 170 in der Dummy-Gate-Öffnung 164 (17) und über ersten und zweiten Halbleiterfinnen 110A, 110B gebildet ist. Das Bilden des Metallgatterleiters 170 kann einen beliebigen der mit Bezug auf 12 beschriebenen Prozesse umfassen. Wie in den 18 und 19 weist die Gate-Schnitt-Füllstruktur 100 im Wesentlichen die gleiche Struktur auf, wie in 12 gezeigt ist, abgesehen davon, dass sich der Liner-Abstandshalter 140, wie in 19 gezeigt ist, auch unter den Gate-Schnitt-Körper 162 erstreckt. Das heißt, der Liner-Abstandshalter 140 erstreckt sich entlang des unteren Abschnitts 150 (18) von einer Seite der Gate-Schnitt-Füllung 160 und unter der Gate-Schnitt-Füllung 160 (18).
  • Bezugnehmend auf die 20 - 25 ist eine weitere Ausführungsform der Modifizierung der Liner-Abstandshalterschicht 142 vor dem Abscheiden der Gate-Schnitt-Füllung 160 in der Gate-Schnitt-Öffnung 130 gezeigt. Der Prozess von 20 tritt nach 3 auf.
  • 20 zeigt eine Querschnittsansicht entlang der Querschnittsansicht der Linie Y-Y in 1. In dieser Ausführungsform wird die Liner-Abstandshalterschicht 142 von der unteren Oberfläche 136 der Gate-Schnitt-Öffnung 130 geätzt. Hier wird im Gegensatz zu den ersten beiden Ausführungsformen die Liner-Abstandshalterschicht 142 nicht vom oberen Abschnitt 152 der Gate-Schnitt-Öffnung 130 entfernt und in der Gate-Schnitt-Öffnung 130 wird kein Opfermaterial 154 gebildet. Das heißt, die Liner-Abstandshalterschicht 142 verbleibt entlang der inneren Seitenwandfläche 132 der Gate-Schnitt-Öffnung 130. Dieses Ätzen kann ein beliebiges Trockenätzen umfassen, um die Liner-Abstandshalterschicht 142 von der Bodenfläche zu entfernen 136, z. B. ein Ätzen auf Fluor- oder Halogenbasis. Die Liner-Abstandshalterschicht 142 erstreckt sich über die gesamte (Z) Höhe der Gate-Schnitt-Öffnung 130.
  • Die 21-25 zeigen ein Bilden der Gate-Schnitt-Struktur 100 (1, 24 und 25) unter Verwendung der Ausführungsform von 20 Ausführungsform. Die 21 - 23 und 25 zeigen Querschnittsansichten entlang der Querschnittsansicht der Linie Y-Y in 1 und 24 zeigt eine Querschnittsansicht entlang der Querschnittsansicht der Linie X-X in 1. 21 zeigt die ein Füllen der Gate-Schnitt-Öffnung 130 mit der Gate-Schnitt-Füllung 160, wodurch der Gate-Schnitt-Körper 162 der Gate-Schnitt-Struktur 100 gebildet wird (1, 24 und 25). Die Gate-Schnitt-Füllung 160 kann zum Beispiel Siliziumnitrid (Si3N4), Siliziumoxynitrid (SiON), Siliziumkohlenstoffnitrid (SiCN) oder Siliziumoxykohlenstoffnitrid (SiOCN) umfassen. Das Füllen der Gate-Schnitt-Öffnung 130 kann einen Planarisierungsschritt zum Entfernen von zusätzlichem Material umfassen. 22 zeigt ein Entfernen des Dummy-Gates 116 (21), wodurch eine Dummy-Gate-Öffnung 164 erzeugt wird, die die Außenseiten 166 der Liner-Abstandshalterschicht 142 an der Gate-Schnitt-Füllung 160 und der ersten Halbleiterfinne 110A und der zweiten Halbleiterfinne 110B freilegt. Das heißt, die Dummy-Gate-Öffnung 164 legt Außenseiten 166 der Liner-Abstandshalterschicht 142 frei, die der Öffnung zu gerichtet ist. In den 22 und 23 ist die ILD 124 sichtbar, wenn die Dummy-Gate-Öffnung 164 vorhanden ist.
  • Die 23 - 25 zeigen ein Bilden des Liner-Abstandshalters 140 (24 und 25) zwischen dem Gate-Schnitt-Körper 162 und der ILD 124, indem die Liner-Abstandshalterschicht 142, die in der Dummy-Gate-Öffnung 164 freigelegt ist, von der Gate-Schnittfüllung 160 entfernt wird. Dieser Prozess kann einen beliebigen bekannten Prozess oder einen später entwickelten Ätzprozess umfassen, der für das Material der Liner-Abstandsschicht 142 geeignet ist, z. B. RIE für Hafniumoxid (HfO2), Titanoxid (TiO2) oder Aluminiumoxid (Al2O3). Wie durch einen Vergleich der 22 und 23 gezeigt wird, wirkt diese Ätzung auf die freiliegenden Außenseiten 166 der Liner-Abstandshalterschicht 142 in Richtung der Gate-Schnitt-Füllung 160 ein, um die Liner-Abstandshalterschicht 142 von dem Gate-Schneidkörper 162 zu entfernen. Wie jedoch in der Querschnittsansicht von 23 (entlang der Schnittlinie Y-Y von 1) und der Querschnittsansicht von 10 (zusätzlich zu den 9 und 17 stimmt diese Ansicht mit der entlang der Schnittlinienlinie AA in 23 gezeigten Struktur überein) gezeigt ist, wirkt die Ätzung nicht auf die Liner-Abstandshalterschicht 142 zwischen dem Gate-Schnitt-Körper 162 und der ILD 124 ein. Die verbleibende Liner-Abstandshalterschicht 142 zwischen dem Gate-Schnittkörper 162 und der ILD 124 erzeugt den Liner-Abstandshalter 140.
  • 25 zeigt eine Querschnittsansicht entlang der Querschnittsansicht Y-Y in 1, in der ein Metallgateleiter 170 in der Dummy-Gate-Öffnung 164 (23) und über ersten und zweiten Halbleiterfinnen 110A, 110B ausgebildet ist. Das Bilden des Metallgateleiters 170 kann einen beliebigen der mit Bezug auf 12 beschriebenen Prozesse umfassen. Wie in den 24 und 25 gezeigt ist, weist die Gate-Schnitt-Füllstruktur 100 im Wesentlichen die gleiche Struktur auf, wie die in 12 gezeigte, abgesehen davon, dass sich der Liner-Abstandshalter 140 auch über die gesamte Höhe der Gate-Schnitt-Struktur 100 erstreckt. Das heißt, der Liner-Abstandshalter 140 erstreckt sich über die gesamte Höhe der Gate-Schnitt-Füllung 160 zwischen der Gate-Schnitt-Füllung 160 und der ILD 124. Hier im Gegensatz zu den ersten beiden Ausführungsformen kann die Gate-Schnitt-Füllung 160 entlang ihrer gesamten Höhe eine Breite von weniger als oder gleich etwa 24 Nanometer aufweisen.
  • Die 1, 11-12, 18-19 und 24-25 zeigen eine Feldeffekttransistor-Struktur 200 vom Finnen-Typ (FinFET-Struktur) gemäß Ausführungsformen der Erfindung. Die FinFET-Struktur 200 umfasst ein Substrat 112 mit einem ersten FinFET 172A auf dem Substrat 112 und einem zweiten FinFET 172B auf dem Substrat 112. 1 zeigt die ILD 124 um den ersten FinFET 172A und den zweiten FinFET 172B, um die FinFETs zu isolieren. Wie in den 12, 19 und 25 gezeigt, weist der erste FinFET 172A eine erste Halbleiterfinne 110A und einen ersten Metallgatterleiter 170A über der ersten Halbleiterfinne auf und der zweite FinFET 172B weist eine zweite Halbleiterfinne 110B und einen zweiten Metallgateleiter 170B über der zweiten Halbleiterfinne auf. Die Gate-Schnitt-Struktur 100 isoliert ein Ende 180A des ersten Metallgateleiters 170A elektrisch von einem Ende 180B des zweiten Metallgateleiters 170B, um die ersten und zweiten FinFETs 172A, 172B elektrisch zu isolieren. Die Gate-Schnitt-Struktur 100 umfasst den Körper 162 und den Liner-Abstandhalter 140. Der Körper 162 kontaktiert das Ende 180A des ersten Metallgateleiters 170A und das Ende 180B des zweiten Metallgateleiters 170B.
  • Wie in den 11 und 18 gezeigt, kann der Körper 162 einen unteren Abschnitt 190 und einen oberen Abschnitt 192 aufweisen. Im Gegensatz zu herkömmlichen Strukturen trennt der Liner-Abstandshalter 140 nur einen Abschnitt des Körpers 162 und die ILD 124, z. B. den unteren Abschnitt 190, der nicht den Metallgateleitern 170A gegenüberliegt 170B. Ein oberer Abschnitt 192 des Körpers 162 kontaktiert die ILD 124. Das heißt, der obere Abschnitt 192 des Körpers 162 kontaktiert die ILD 124 und der Abstandhalter 140 trennt den unteren Abschnitt 190 des Körpers 162 von der ILD 124. Der untere Abschnitt 190 des Körpers 162 kann eine Breite aufweisen, die kleiner ist als eine Breite des oberen Abschnitt 192 des Körpers 162. In einer Ausführungsform kann der untere Abschnitt 190 des Körpers 162 eine Breite aufweisen, die kleiner oder gleich beispielsweise ungefähr 24 Nanometer ist, um den Körper 162 zu haben, z. B. mit einem 7-nm-Technologieknoten und darüber hinaus. Der obere Abschnitt 192 des Körpers 162 kann eine Breite aufweisen, die größer als beispielsweise etwa 24 Nanometer ist, um beispielsweise eine Reinigung der Gate-Schnitt-Öffnung 130 während der Bildung von Rückständen zu ermöglichen. Es wird betont, dass, obwohl hier eine bestimmte Breite beschrieben worden ist, die zukünftige Technologie kleinere Breiten zulassen kann, die innerhalb des Schutzumfangs der Erfindung liegen. Wie am besten in den 12 und 19 dargestellt ist, kann der Körper 162 der Gate-Schnitt-Struktur 100 auch einen T-förmigen Querschnitt aufweisen. Insbesondere kann sich eine horizontale Oberseite des Tförmigen Querschnitt erstrecken: über den Enden 180A, 180B der Gateleiter 170A, 170B (in der XZ-Ebene, wie in 12 und 19 gezeigt) und über dem Liner-Abstandshalter 140 (in der YZ-Ebene, wie in den 11 und 18 gezeigt). Mit anderen Worten kann der Körper 162 der Gate-Schnitt-Struktur 100 eine die Form eines Querschnitts eines Stiftkopfes haben. In der Ausführungsform von 18 erstreckt sich der Liner-Abstandshalter 140 unter dem Körper 162, d.h. zwischen dem Körper 162 und dem STI 120. In der Ausführungsform von 24 weist der Körper 162 den Liner-Abstandshalter 140 zwischen dem Körper und der ILD 124 entlang einer gesamten Höhe des Körpers 162 auf. Hier kann der gesamte Körper 162 eine Breite W2 haben, die kleiner oder gleich beispielsweise etwa 24 Nanometer ist. Der Körper 162 hat auch die Form einer inneren Oberfläche des Liner-Abstandshalters 140, beispielsweise im Wesentlichen zylindrisch. Wie erwähnt, kann der Liner-Abstandshalter 140 beispielsweise Hafniumoxid (HfO2), Titanoxid (TiO2) oder Aluminiumoxid (Al2O3) umfassen und kann eine Dicke in einem Bereich von ungefähr 5 nm bis ungefähr 10 nm aufweisen.
  • Ausführungsformen der Erfindung umfassen auch eine Gate-Schnitt-Struktur 100 für die FinFETs 172A, 172B. Wie erwähnt, isoliert die Gate-Schnitt-Struktur 100 das Ende 180A des ersten Metallgateleiters 170A des ersten FinFET 172A elektrisch vom Ende 180B des zweiten Metallgateleiters 170B des zweiten FinFET 172B. Die Gate-Schnitt-Struktur 100 umfasst einen Körper 162, beispielsweise aus Siliziumnitrid, der das Ende 180A des ersten Metallgateleiters 170A und das Ende 180B des zweiten Metallgateleiters 170B kontaktiert. Wie in den Ausführungsformen der 11 und 18 kann die Gate-Schnitt-Struktur 100 auch einen Liner-Abstandhalter 140 umfassen, der den unteren Abschnitt 190 des Körpers 162 von der ILD 124 trennt, die sich um den ersten und den zweiten FinFETs 172A, 172B erstreckt. Der Liner-Abstandhalter 140 dient dazu, die Größe der Gate-Schnitt-Öffnung 130 zu reduzieren, um die Verwendung für Knotenstrukturen mit 7-nm-Technologie und darüber hinaus zu ermöglichen. Im Gegensatz zu herkömmlichen Strukturen kann, wie erwähnt, der untere Abschnitt 190 eine Breite W2 (z. B. weniger als oder gleich etwa 24 Nanometer) aufweisen, die geringer ist als der obere Abschnitt 192.
  • Die oben beschriebenen Verfahren werden bei der Herstellung von integrierten Schaltungschips verwendet. Die resultierenden integrierten Schaltungschips können vom Hersteller in roher Waferform (d.h. als einzelner Wafer mit mehreren unverpackten Chips), als blanker Chip oder in verpackter Form verteilt werden. Im letzteren Fall ist der Chip in einem Einzelchip-Gehäuse (beispielsweise einem Kunststoffträger mit an einer Hauptplatine oder einem anderen Träger höherer Ebene befestigten Leitungen) oder in einem Multichip-Gehäuse (beispielsweise einem Keramikträger mit Oberflächenverbindungen und/oder vergrabenen Verbindungen) montiert. In jedem Fall wird der Chip dann mit anderen Chips, diskreten Schaltungselementen und / oder anderen Signalverarbeitungsvorrichtungen als Teil entweder von (a) eines Zwischenprodukts wie einer Hauptplatine oder (b) eines Endprodukts integriert. Das Endprodukt kann ein beliebiges Produkt sein, das integrierte Schaltungschips enthält, von Spielzeug und anderen Low-End-Anwendungen bis zu hochentwickelten Computerprodukten mit Display, Tastatur oder anderem Eingabegerät und einem zentralen Prozessor.
  • Die hierin verwendete Terminologie dient nur der Beschreibung bestimmter Ausführungsformen und soll die Erfindung nicht einschränken. Wie hier verwendet, sollen die Singularformen „ein“, „eine“ und „der/die/das“ auch die Pluralformen einschließen, sofern der Kontext nicht eindeutig etwas anderes angibt. Es versteht sich ferner, dass die Ausdrücke „umfassen“ und/oder „umfassend“, wenn sie in dieser Beschreibung verwendet werden, das Vorhandensein der angegebenen Merkmale, Ganzzahlen, Schritte, Operationen, Elemente und/oder Komponenten angeben, aber das Vorhandensein nicht ausschließen oder Hinzufügen eines oder mehrerer anderer Merkmale, ganzer Zahlen, Schritte, Operationen, Elemente, Komponenten und / oder Gruppen davon. „Optional“ oder „optional“ bedeutet, dass das nachfolgend beschriebene Ereignis oder der Umstand eintreten kann oder nicht, und dass die Beschreibung Fälle enthält, in denen das Ereignis auftritt, und Fälle, in denen dies nicht der Fall ist.
  • Die in der Beschreibung und den Ansprüchen hier verwendete ungefähre Sprache kann angewendet werden, um jede quantitative Darstellung zu modifizieren, die zulässig sein könnte, ohne zu einer Änderung der Basisfunktion, auf die sie sich bezieht, zu führen. Dementsprechend ist ein Wert, der durch einen Ausdruck oder Begriffe modifiziert ist, wie etwa „ungefähr“, „ungefähr“ und „im Wesentlichen“, nicht auf den genauen Wert beschränkt. In mindestens einigen Fällen kann die approximierende Sprache der Genauigkeit eines Instruments zum Messen des Wertes entsprechen. Hier und in der gesamten Beschreibung und den Ansprüchen können Bereichsbeschränkungen kombiniert und/oder ausgetauscht werden, solche Bereiche werden identifiziert und umfassen alle darin enthaltenen Unterbereiche, sofern der Kontext oder die Sprache nichts anderes angibt. „Ungefähr“, wie auf einen bestimmten Wert eines Bereichs angewendet, gilt für beide Werte. Sofern nichts anderes von der Genauigkeit des Messgeräts abhängig ist, kann der Wert +/- 5% des angegebenen Werts anzeigen.
  • Die entsprechenden Strukturen, Materialien, Aktionen und Äquivalente aller Mittel oder Stufen plus Funktionselemente in den folgenden Ansprüchen sollen jede Struktur, Material oder Aktion zum Ausführen der Funktion in Kombination mit anderen beanspruchten Elementen, wie sie spezifisch beansprucht werden, umfassen. Die Beschreibung der vorliegenden Erfindung wurde zum Zwecke der Veranschaulichung und Beschreibung vorgelegt, soll jedoch nicht erschöpfend sein oder auf die Erfindung in der offenbarten Form beschränkt sein. Für den Durchschnittsfachmann sind viele Modifikationen und Variationen offensichtlich, ohne vom Umfang und Geist der Erfindung abzuweichen. Die Ausführungsform wurde ausgewählt und beschrieben, um die Prinzipien der Erfindung und die praktische Anwendung am besten zu erläutern und um anderen Fachleuten zu ermöglichen, die Erfindung für verschiedene Ausführungsformen mit verschiedenen Modifikationen zu verstehen, die für die bestimmte beabsichtigte Verwendung geeignet sind.

Claims (20)

  1. Verfahren, umfassend: ein Bilden einer ersten und zweiten Halbleiterfinne auf einem Substrat, wobei ein Raum die ersten und zweiten Halbleiterfinnen voneinander trennt; ein Bilden eines Dummy-Gates, das sich über der ersten Halbleiterfinne und der zweiten Halbleiterfinne erstreckt; ein Bilden eines Zwischenschichtdielektrikums um die ersten und zweiten Halbleiterfinnen und das Dummy-Gate herum; ein Bilden einer Gate-Schnitt-Öffnung in dem Dummy-Gate in dem Raum zwischen den ersten und zweiten Halbleiterfinnen, wobei die Gate-Schnitt-Öffnung eine innere Seitenwandfläche aufweist; ein Bilden einer Liner-Abstandshalterschicht in der Gate-Schnitt-Öffnung, wobei die Liner-Abstandshalterschicht mindestens die Innenseitenwandfläche der Gate-Schnitt-Öffnung bedeckt; ein Füllen der Gate-Schnitt-Öffnung mit einer Gate-Schnitt-Füllung, wobei ein Gate-Schnitt-Körper erzeugt wird; ein Entfernen des Dummy-Gates, wobei eine Dummy-Gate-Öffnung erzeugt wird, die Außenseiten der Liner-Abstandshalterschicht auf der Gate-Schnittfüllung freilegt, und wobei die erste Halbleiterfinne und die zweite Halbleiterfinne freigelegt werden; ein Bilden eines Liner-Abstandhalters zwischen dem Gate-Schnitt-Körper und dem Zwischenschichtdielektrikum durch Entfernen der Liner-Abstandshalterschicht, die in der Dummy-Gate-Öffnung freiliegt, von der Gate-Schnitt-Füllung; und ein Bilden eines Metallgateleiters in der Dummy-Gate-Öffnung und über den ersten und zweiten Halbleiterfinnen, wobei der Gate-Schnitt-Körper den Metallgateleiter über der ersten Halbleiterfinne von dem Metallgateleiter über der zweiten Halbleiterfinne isoliert.
  2. Verfahren nach Anspruch 1, wobei die Liner-Abstandshalterschicht eine Bodenfläche der Gate-Schnitt-Öffnung bedeckt und vor dem Füllen der Gste-Schnitt-Öffnung weiterhin umfasst: ein Ätzen, um die Liner-Abstandshalterschicht von der Bodenfläche der Gate-Schnitt-Öffnung zu entfernen; ein Füllen eines unteren Abschnitts der Gate-Schnitt-Öffnung mit einem Opfermaterial; ein Ätzen, um die Liner-Abstandshalterschicht von der Innenseitenwandoberfläche der Gate-Schnitt-Öffnung über dem Opfermaterial zu entfernen; und ein Entfernen des Opfermaterials, wobei die Liner-Abstandshalterschicht entlang der Innenseitenwandfläche des unteren Abschnitts der Gate-Schnitt-Öffnung verbleibt.
  3. Verfahren nach Anspruch 1, wobei ein unterer Abschnitt des Gate-Schnitt-Körpers eine Breite aufweist, die geringer ist als die eines oberen Abschnitts des Gate-Schnitt-Körpers.
  4. Verfahren nach Anspruch 1, ferner vor dem Füllen der Gate-Schnitt-Öffnung umfassend: ein Füllen eines unteren Abschnitts der Gate-Schnitt-Öffnung und der Liner-Abstandshalterschicht mit einem Opfermaterial; ein Ätzen, um die Liner-Abstandshalterschicht von der Innenseitenwandoberfläche der Gate-Schnitt-Öffnung über dem Opfermaterial zu entfernen; und ein Entfernen des Opfermaterials, wobei der Liner-Abstandshalterschicht auf einem unteren Abschnitt der Innenseitenwandfläche der Gate-Schnitt-Öffnung und der Bodenfläche der Gate-Schnitt-Öffnung verbleibt.
  5. Verfahren nach Anspruch 4, wobei sich der Liner Abstandshalter nach dem Entfernen des Dummy-Gates entlang eines unteren Abschnitts einer Seite des Gate-Schnitt-Körpers und unter dem Gate-Schnitt-Körper erstreckt, und wobei das Entfernen der freiliegenden Außenseiten der Liner-Abstandhalterschicht von dem Gate-Schnitt-Körper die Liner-Abstandshalterschicht unter dem Gate-Schnittkörper verbleiben lässt.
  6. Verfahren nach Anspruch 5, wobei der untere Abschnitt des Gate-Schnitt-Körpers eine geringere Breite als ein oberer Abschnitt des Gate-Schnitt-Körpers aufweist.
  7. Verfahren nach Anspruch 1, wobei die Liner-Abstandshalterschicht eine Bodenfläche der Gate-Schnitt-Öffnung bedeckt und vor dem Füllen der Gate-Schnitt-Öffnung weiterhin umfasst: ein Ätzen, um die Liner-Abstandshalterschicht von der unteren Oberfläche der Gate-Schnittöffnung zu entfernen, wobei die Liner-Abstandshalterschicht entlang der inneren Seitenwandfläche der Gate-Schnitt-Öffnung belassen wird.
  8. Verfahren nach Anspruch 7, wobei der Gate-Schnitt-Körper einen unteren Abschnitt mit einer Breite von weniger als oder gleich etwa 24 Nanometern aufweist.
  9. Verfahren nach Anspruch 1, wobei der Liner-Abstandshalter ausgewählt ist aus der Gruppe bestehend aus: Hafniumoxid (HfO2), Titanoxid (TiO2) und Aluminiumoxid (Al2O3) und wobei die Gate-Schnitt-Füllung Siliziumnitrid (Si3N4) umfasst.
  10. Verfahren nach Anspruch 1, wobei der Liner-Abstandshalter eine Dicke in einem Bereich von ungefähr 5 Nanometer bis ungefähr 10 Nanometer aufweist.
  11. Verfahren nach Anspruch 1, ferner umfassend ein Durchführen einer Reinigung einer Bodenfläche der Gate-Schnitt-Öffnung nach dem Bilden der Gate-Schnitt-Öffnung.
  12. Feldeffekttransistor (FinFET) -Struktur vom Finnen-Typ, umfassend: ein Substrat; einen ersten FinFET auf dem Substrat, wobei der erste FinFET eine erste Halbleiterfinne und einen ersten Metallgateleiter über der ersten Halbleiterfinne aufweist; einen zweiten FinFET auf dem Substrat, wobei der zweite FinFET eine zweite Halbleiterfinne und einen zweiten Metallgateleiter über der zweiten Halbleiterfinne aufweist; ein Zwischenschichtdielektrikum um den ersten FinFET und den zweiten FinFET herum; und eine Gate-Schnitt-Struktur, die ein Ende des ersten Metallgateleiters elektrisch von einem Ende des zweiten Metallgateleiters isoliert, um den ersten und den zweiten FinFETs elektrisch zu isolieren, wobei die Gate-Schnitt-Struktur einen Körper und einen Liner-Abstandshalter umfasst, wobei der Körper einen unteren Abschnitt und einen oberen Abschnitt aufweist, wobei der obere Abschnitt des Körpers das Zwischenschichtdielektrikum kontaktiert und der Liner-Abstandhalter den unteren Abschnitt des Körpers von dem Zwischenschichtdielektrikum trennt.
  13. FinFET-Struktur nach Anspruch 12, wobei der obere Abschnitt und der untere Abschnitt des Körpers das Ende des ersten Metallgateleiters und das Ende des zweiten Metallgateleiters kontaktieren.
  14. FinFET-Struktur nach Anspruch 12, wobei der untere Abschnitt des Körpers eine Breite aufweist, die geringer ist als der obere Abschnitt des Körpers.
  15. Verfahren nach Anspruch 14, wobei der untere Abschnitt eine Breite von weniger als oder gleich etwa 24 Nanometern aufweist.
  16. FinFET-Struktur nach Anspruch 12, wobei sich der Liner-Abstandshalter unterhalb des Körpers erstreckt.
  17. FinFET-Struktur nach Anspruch 12, wobei der Körper einen T-förmigen Querschnitt aufweist.
  18. Gate-Schnitt-Struktur für Feldeffekttransistoren vom Finnen-Typ (FinFET), wobei die Gate-Schnitt-Struktur umfasst: eine Gate-Schnitt-Struktur, die ein Ende eines ersten Metallgateleiters eines ersten FinFET von einem Ende eines zweiten Metallgateleiters eines zweiten FinFET elektrisch isoliert, wobei die Gate-Schnitt-Struktur einen Körper, der das Ende des ersten Metallgateleiters und das Ende des zweiten Metallgateleiters kontaktiert, und einen Liner-Abstandshalter umfasst, der nur einen Teil des Körpers von einem Zwischenschichtdielektrikum trennt, das sich um den ersten und den zweiten FinFET erstreckt.
  19. Gate-Schnitt-Struktur nach Anspruch 18, wobei der Körper einen unteren Abschnitt und einen oberen Abschnitt aufweist, wobei der untere Abschnitt eine Breite aufweist, die geringer ist als der obere Abschnitt.
  20. Gate-Schnitt-Struktur nach Anspruch 19, wobei der obere Abschnitt des Körpers das Zwischenschichtdielektrikum kontaktiert und der Liner-Abstandhalter den unteren Abschnitt des Körpers von dem Zwischenschichtdielektrikum trennt.
DE102019201354.6A 2018-03-12 2019-02-04 Verfahren für eine Gate-Schnitt-Struktur mit Liner-Abstandshalter Active DE102019201354B4 (de)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102019127997B4 (de) 2018-10-31 2023-06-01 Taiwan Semiconductor Manufacturing Co., Ltd. Verfahren zum herstellen von halbleitervorrichtungen mit gate-trenn-plugs und halbleitervorrichtungen

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10396206B2 (en) * 2017-07-07 2019-08-27 Globalfoundries Inc. Gate cut method
US11114549B2 (en) * 2017-11-29 2021-09-07 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure cutting process and structures formed thereby
US10388771B1 (en) * 2018-06-28 2019-08-20 Taiwan Semiconductor Manufacturing Co., Ltd. Method and device for forming cut-metal-gate feature
US10522538B1 (en) * 2018-07-11 2019-12-31 Globalfoundries Inc. Using source/drain contact cap during gate cut
US20200035674A1 (en) * 2018-07-26 2020-01-30 Qualcomm Incorporated Gate cut last processing with self-aligned spacer
US11217486B2 (en) * 2018-10-31 2022-01-04 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
US11349028B2 (en) 2019-09-11 2022-05-31 Globalfoundries U.S. Inc. Semiconductor device with gate cut structure
US12009266B2 (en) 2019-12-18 2024-06-11 Taiwan Semiconductor Manufacturing Co., Ltd. Structure for fringing capacitance control
US11133217B1 (en) 2020-03-27 2021-09-28 International Business Machines Corporation Late gate cut with optimized contact trench size
TWI752464B (zh) 2020-04-14 2022-01-11 華邦電子股份有限公司 半導體結構及其形成方法
US11495464B2 (en) 2020-07-08 2022-11-08 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method
US11532744B2 (en) 2020-10-26 2022-12-20 Taiwan Semiconductor Manufacturing Company, Ltd. Gate cut structure and method of forming the same
US11916014B2 (en) 2021-09-23 2024-02-27 International Business Machines Corporation Gate contact inside gate cut trench

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8492206B2 (en) 2011-08-22 2013-07-23 Institute of Microelectronics, Chinese Academy of Sciences Semiconductor device structure and method for manufacturing the same
US9324710B2 (en) * 2014-02-24 2016-04-26 International Business Machines Corporation Very planar gate cut post replacement gate process
US9064932B1 (en) 2014-05-02 2015-06-23 Globalfoundries Inc. Methods of forming gate structures by a gate-cut-last process and the resulting structures
US9293459B1 (en) * 2014-09-30 2016-03-22 International Business Machines Corporation Method and structure for improving finFET with epitaxy source/drain
KR102290793B1 (ko) 2014-12-18 2021-08-19 삼성전자주식회사 반도체 장치, 반도체 장치의 패턴 형성 방법 및 반도체 장치의 제조 방법
US9722043B2 (en) * 2015-06-15 2017-08-01 International Business Machines Corporation Self-aligned trench silicide process for preventing gate contact to silicide shorts
US9659786B2 (en) 2015-07-14 2017-05-23 International Business Machines Corporation Gate cut with high selectivity to preserve interlevel dielectric layer
US9659930B1 (en) 2015-11-04 2017-05-23 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US10340348B2 (en) * 2015-11-30 2019-07-02 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing finFETs with self-align contacts
US9431399B1 (en) * 2015-12-15 2016-08-30 International Business Machines Corporation Method for forming merged contact for semiconductor device
US9917085B2 (en) 2016-05-31 2018-03-13 Taiwan Semiconductor Manufacturing Company, Ltd. Metal gate isolation structure and method forming same
US10083961B2 (en) 2016-09-07 2018-09-25 International Business Machines Corporation Gate cut with integrated etch stop layer
US9812365B1 (en) 2016-10-05 2017-11-07 Globalfoundries Inc. Methods of cutting gate structures on transistor devices
US9818836B1 (en) 2017-04-13 2017-11-14 Globalfoundries Inc. Gate cut method for replacement metal gate integration
CN109585293B (zh) 2017-09-29 2021-12-24 台湾积体电路制造股份有限公司 切割金属工艺中的基脚去除

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102019127997B4 (de) 2018-10-31 2023-06-01 Taiwan Semiconductor Manufacturing Co., Ltd. Verfahren zum herstellen von halbleitervorrichtungen mit gate-trenn-plugs und halbleitervorrichtungen

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