DE102013108147B4 - Verfahren und Struktur für vertikalen Tunnel-Feldeffekttransistor und planare Vorrichtungen - Google Patents

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    • H01L27/0922—Combination of complementary transistors having a different structure, e.g. stacked CMOS, high-voltage and low-voltage CMOS

Abstract

Verfahren zum Ausbilden einer Halbleiterstruktur, die einen Tunnel-Feldeffekttransistor, TFET, aufweist, wobei das Verfahren Folgendes umfasst: Bereitstellen eines Halbleitersubstrats (110), das einen ersten Bereich (112) und einen zweiten Bereich (114) aufweist; Ausbilden einer Halbleitermesa (120) auf dem Halbleitersubstrat (110) in dem ersten Bereich (112); Anwenden einer ersten Implantation (124) auf das Halbleitersubstrat (110) in dem ersten Bereich (112) und der Halbleitermesa (120), um einen Drain (126) des TFETs auszubilden, wobei der Drain (126) des TFETs eine erste Art von Leitfähigkeit aufweist; Ausbilden einer ersten dielektrischen Schicht (130) auf dem Halbleitersubstrat (110) in dem ersten Bereich (112) und Seitenwänden der Halbleitermesa (120); Ausbilden einer zweiten dielektrischen Schicht (134) und einer leitenden Schicht (136) auf der ersten dielektrischen Schicht (130); Strukturieren der zweiten dielektrischen Schicht (134) und der leitenden Schicht (136), um einen ersten Gatestapel (138) in dem ersten Bereich (112) auszubilden; Anwenden einer zweiten Implantation (144) auf das Halbleitersubstrat (110) in dem zweiten Bereich (114); Ausbilden einer dritten dielektrischen Schicht (150) auf der zweiten dielektrischen Schicht (134); Anwenden einer dritten Implantation auf die Halbleitermesa (120), um eine Source (152) des TFETs auszubilden, wobei die Source (152) des TFETs eine zweite Art von Leitfähigkeit aufweist, die der ersten Art von Leitfähigkeit entgegengesetzt ist; und Ausbilden einer Zwischenschicht (132) auf dem Halbleitersubstrat (110) in dem zweiten Bereich (114), wobei das Ausbilden einer zweiten dielektrischen Schicht (134) und einer leitenden Schicht (136) das Ausbilden der zweiten dielektrischen Schicht (134) und der leitenden Schicht (136) auf der Zwischenschicht (132) umfasst, das Strukturieren der zweiten dielektrischen Schicht (134) und der leitenden Schicht (136) das Strukturieren der zweiten dielektrischen Schicht (134) und der leitenden Schicht (136) ...

Description

  • HINTERGRUND
  • Die US 2011/0253981 A1 beschreibt ein Verfahren zur Herstellung eines vertikalen TFET auf der Grundlage einer Mesa-Struktur mit einer Halbleitermesa auf einem Halbleitersubstrat, einem in der Halbleitermesa ausgebildeten Drain, einer dielektrischen Schicht über dem Halbleitersubstrat und der Mesa-Struktur, einem Gate-Stapel auf den Seitenwänden der Halbleitermesa und der dielektrischen Schicht, wobei der Gate-Stapel eine Gate-Elektrode und ein Gate-Dielektrikum umfasst, einer zweiten dielektrischen Schicht über der ersten dielektrischen Schicht und dem Gate-Stapel, und einer Source auf der Halbleitermesa.
  • Eine ähnliche Struktur ist beschrieben in „Vertical SI-Nanowire n-Type Tunneling FETs with Low Subthreshold Swing (≤ 50mV/decade) at Room Temperature“ von Ramanathan Gandhi in IEEE Electron Devices Letters, Band 32, 2011, Nr. 4, S. 437–439. Weitere vertikale FET-Strukturen sind beschrieben in der US 2012/0248529 A1 und der US 2012/0319201 A1 .
  • Das Skalieren von herkömmlichen komplementären Metalloxid-Halbleiter-Feldeffekttransistoren (Complementary Metal-Oxide-Semiconductor Field Effect Transistor, CMOSFET) muss sich Herausforderungen stellen, die durch das schnelle Wachstum der Leistungsaufnahme entstehen. Tunnel-Feldeffekttransistoren (Tunnel Field Effect Transistor, TFET) sind ein viel versprechender Kandidat, der ein weiteres Skalieren der Versorgungsspannung ermöglicht, ohne dass der Sperrstrom sich erhöht, weil sie einen Unter-60mV/dec-Ausschlag unter dem Schwellenwert („subthreshold swing“) haben. Eingangs/Ausgangs-(I/O)-Vorrichtungen weisen jedoch normalerweise ein dickeres Gate-Dielektrikum und größere Bauteil-Abmessungen auf. Die I/O-Vorrichtungen der TFETs sind schwer herzustellen, wenn sie mit TFET-Vorrichtungen integriert sind.
  • Somit besteht ein Bedarf an einer Struktur, die eine TFET-Vorrichtung und planare I/O-Vorrichtungen aufweist, die zusammen integriert sind, und ein Verfahren zur Herstellung derselben, um diese Probleme zu lösen.
  • Die Erfindung sieht Verfahren zur Herstellung einer Halbleiterstruktur gemäß den Ansprüchen 1 und 2 und einer Halbleiterstruktur gemäß Anspruch 11 vor. Ausgestaltungen der Erfindung sind in den abhängigen Ansprüchen angegeben.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Aspekte der vorliegenden Offenbarung werden am besten aus der folgenden detaillierten Beschreibung verstanden, wenn sie mit den beigefügten Figuren gelesen wird. Es wird betont, dass in Übereinstimmung mit dem üblichen Vorgehen in der Branche verschiedene Merkmale nicht im Maßstab gezeichnet sind. In der Tat können die Abmessungen der verschiedenen Merkmale zur Klarheit der Darstellung beliebig vergrößert oder verkleinert werden.
  • 1–13 sind Schnittdarstellungen einer Halbleiterstruktur, die eine Tunnel-Feldeffekttransistor-(TFET)-Struktur aufweist, in verschiedenen Herstellungsstadien, die gemäß einer oder mehrerer Ausführungsformen aufgebaut ist.
  • 14 ist ein Flussdiagramm eines Verfahrens zum Ausbilden der Halbleiterstruktur von 13, die gemäß einer Ausführungsform aufgebaut ist.
  • 15 ist eine Schnittdarstellung einer Halbleiterstruktur, die eine TFET-Struktur und einen Kondensator aufweist und die gemäß einer anderen Ausführungsform aufgebaut ist.
  • 16 ist eine Schnittdarstellung einer Halbleiterstruktur, die eine TFET-Struktur und einen Widerstand aufweist und die gemäß einer nicht erfindungsgemäßen Ausführungsform aufgebaut ist.
  • DETAILLIERTE BESCHREIBUNG
  • Zusätzlich kann die vorliegende Offenbarung Bezugszeichen und/oder Buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient dem Zweck der Einfachheit und Klarheit und erzwingt als solche keine Beziehung zwischen den verschiedenen diskutierten Ausführungsformen und/oder Konfigurationen. Darüber hinaus kann das Ausbilden eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung Ausführungsformen umfassen, in denen das erste und das zweite Merkmal in direktem Kontakt ausgebildet sind, und kann auch Ausführungsformen umfassen, in denen zusätzliche Merkmale ausgebildet sein können, die zwischen dem ersten und dem zweiten Merkmal liegen, so dass das erste und das zweite Merkmal nicht in direktem Kontakt sein brauchen.
  • Die 1–13 sind Schnittdarstellungen einer Halbleiterstruktur 100 in verschiedenen Herstellungsstadien, die gemäß einer oder mehreren Ausführungsformen aufgebaut ist. Die Halbleiterstruktur 100 umfasst einen oder mehrere Tunnel-Feldeffekttransistoren (TFETs). Zur Förderung der Ausführungsform weist der TFET eine vertikale Struktur auf, wobei der Kanal vertikal konfiguriert ist. Die Source und der Drain sind vertikal angeordnet, wobei der Kanal dazwischen liegt. 14 ist ein Flussdiagramm eines Verfahrens 200 zum Ausbilden der Halbleiterstruktur 100, die gemäß einer oder mehreren Ausführungsformen aufgebaut ist. Die Halbleiterstruktur 100 und das Verfahren 200 zur Herstellung derselben werden gemeinsam mit Bezug auf die 1–14 beschrieben.
  • Mit Bezug auf 1 umfasst die Halbleiterstruktur 100 ein Halbleitersubstrat 110 aus einem ersten Halbleitermaterial. In der vorliegenden Ausführungsform ist das erste Halbleitermaterial Silizium. Alternativ kann das erste Halbleitermaterial andere geeignete Halbleitermaterialien umfassen. In einer Ausführungsform umfasst das Halbleitersubstrat 110 eine Schicht aus einem vergrabenen Dielektrikum zur Isolation, das durch eine geeignete Technik ausgebildet ist, wie etwa eine Technik, die als Abtrennung durch implantierten Sauerstoff (Separation by Implanted Oxygen, SIMOX) bezeichnet wird. In manchen Ausführungsformen kann das Substrat 110 ein Halbleiter-auf-Isolator sein, wie etwa ein Silizium-auf-Isolator (Silicon on Insulator, SOI).
  • Das Halbleitersubstrat 110 umfasst einen ersten Bereich 112 für einen Tunnel-Feldeffekttransistor (TFET) und einen zweiten Bereich 114 für einen Feldeffekttransistor (FET), wie etwa einen Metalloxid-Halbleiter-FET (Metal-Oxide-Semiconductor FET, MOSFET). In einer Ausführungsform ist der TFET eine Kernvorrichtung und der MOSFET eine Eingangs-/Ausgangs-(I/O)-Vorrichtung. Insbesondere ist die TFET-Vorrichtung ein vertikaler TFET, wobei der Kanal des TFETs entlang einer Richtung angeordnet ist, die rechtwinklig zu der Oberseite des Halbleitersubstrats 110 ist. Die Source und der Drain des vertikalen TFETs sind so konfiguriert, dass der Kanal in der vertikalen Richtung dazwischen liegt.
  • Mit Bezug auf die 1 und 14 beginnt das Verfahren 200 mit Vorgang 202, indem eine strukturierte harte Maske 116 ausgebildet wird, um eine Fläche für eine Halbleitermesa auf dem Halbleitersubstrat 110 innerhalb des ersten Bereichs 112 zu definieren. Die strukturierte harte Maske 116 umfasst ein Dielektrikum mit Ätzselektivität gegenüber dem Halbleitersubstrat 110. In der vorliegenden Ausführungsform umfasst die strukturierte harte Maske 116 Siliziumnitrid (SiN).
  • In anderen Ausführungsformen umfasst die strukturierte harte Maske 116 alternativ andere geeignete Materialien, wie etwa Siliziumoxinitrid oder Siliziumkarbid.
  • In einer Ausführungsform wird die strukturierte harte Maske 116 durch ein Verfahren ausgebildet, das Ablagern, ein Lithographieverfahren und Ätzen umfasst. Des weiteren umfasst das Ausbilden der strukturierten harten Maske 116 das Ablagern einer Harte-Maske-Schicht durch eine geeignete Technik, wie etwa chemische Gasphasenabscheidung (Chemical Vapor Deposition, CVD); das Ausbilden einer strukturierten Photoresistschicht 118 auf der Harte-Maske-Schicht mittels eines Lithographieverfahrens; das Ätzen der Harte-Maske-Schicht, um die strukturierte harte Maske 116 mittels der strukturierten Photoresistschicht 118 als Ätzmaske auszubilden; und daraufhin das Entfernen der strukturierten Photoresistschicht 118 durch eine geeignete Technik, wie etwa Nass-Ablösen („wet stripping“) oder Entfernen durch Plasma. In einer Ausführungsform umfasst das Lithographieverfahren das Ausbilden einer Photoresistschicht durch Aufschleudern; Belichten der Photoresistschicht mittels einer Belichtungsenergiequelle, wie etwa ultraviolettem (UV) Licht, und Entwickeln der belichteten Photoresistschicht, um die strukturierte Photoresistschicht mittels einer Entwicklungs-Chemikalie auszubilden. In einem anderen Beispiel umfasst das Lithographieverfahren Aufschleudern, Vorhärten („soft baking“), Belichten, Tempern nach dem Belichten („post-exposure baking“), Entwickeln und Nachhärten („hard baking“). In einer anderen Ausführungsform kann das Lithographieverfahren zum Ausbilden der strukturierten Photoresistschicht 118 alternativ andere Techniken umfassen, wie etwa Elektronenstrahl-Lithographie, maskenloses Strukturieren oder molekulares Drucken.
  • Mit Bezug auf die 2 und 14 umfasst das Verfahren 200 einen Vorgang 204, in dem das Halbleitersubstrat selektiv vertieft wird, um eine Halbleitermesa 120 auszubilden. In der vorliegenden Ausführungsform wird ein Ätzverfahren angewendet, um das Halbleitersubstrat 110 mittels der strukturierten harten Maske als Ätzmaske selektiv zu ätzen. Das Ätzverfahren umfasst beispielsweise eine Trockenätzung, um das Silizium des Halbleitersubstrats 110 zu ätzen. In einer Ausführungsform wird das Ätzverfahren abgestimmt, um die Halbleitermesa 120 auszubilden, die ein Seitenwandprofil in Trapezform aufweist. Insbesondere weist das Seitenwandprofil der Halbleitermesa einen Neigungswinkel von weniger als 90° und mehr als 45° auf, wobei der Neigungswinkel relativ zu der oberen Fläche 121 des Halbleitersubstrats 110 gemessen wird. Die so ausgebildete Halbleitermesa 120 weist günstigere Herstellungseigenschaften während der nachfolgenden Verfahrensschritte auf, wie etwa Ablagern und/oder Ätzen.
  • Die Halbleitermesa 120 weist eine Höhe „H1“ als vertikale Abmessung relativ zu der oberen Fläche 121 des Halbleitersubstrats 110 auf. In einem Beispiel liegt die Tiefe der Vertiefung zwischen etwa 50 nm und etwa 200 nm. Daher liegt die Höhe H1 der Halbleitermesa 120 für dieses Beispiel im selben Bereich.
  • Mit Bezug auf die 3 und 14 umfasst das Verfahren 200 einen Vorgang 206, in dem eine Mehrzahl von Isoliermerkmalen 122 in dem Halbleitersubstrat 110 ausgebildet werden. In der vorliegenden Ausführungsform sind die Isoliermerkmale 122 Flacher-Graben-Isolier-(Shallow Trench Isolation, STI)-Merkmale 122. Die STI-Merkmale 122 werden in dem Halbleitersubstrat 110 ausgebildet und definieren verschiedene Halbleiterbereiche, wie etwa 112 und 114. Die Halbleiterbereiche 112 und 114 sind von einander durch die STI-Merkmale 122 getrennt und isoliert. Des Weiteren sind die obere Fläche 121 des Halbleitersubstrats 110 und die oberen Flächen der STI-Merkmale 112 im gegenwärtigen Herstellungsstadium koplanar.
  • Da die Halbleitermesa 120 vorhanden ist, wird das Ausbilden der STI-Merkmale 122 entworfen, ohne die Halbleitermesa 120 zu beschädigen.
  • In einer Ausführungsform umfasst das Ausbilden der STI-Merkmale 122 Folgendes: Ausbilden einer harten Maske mit Öffnungen, die die Bereiche für STI-Merkmale definieren; Ätzen des Halbleitersubstrats 110 durch die Öffnungen der harten Maske, um Gräben auszubilden; Ablagern eines Dielektrikums, um die Gräben zu füllen; Ausführen eines chemisch-mechanischen Polier-(CMP)-Verfahrens, um überflüssiges dielektrisches Material über der Halbleitermesa 120 zu entfernen; und daraufhin selektives Zurückätzen des Dielektrikums auf die obere Fläche des Halbleitersubstrats 110, was zu den STI-Merkmalen 122 führt. Bei dem CMP-Verfahren kann die strukturierte harte Maske 116 als eine Polier-Sperrschicht dienen, so dass das CMP-Verfahren auf der strukturierten harten Maske 116 richtig anhält. Beim Zurückätzverfahren kann die strukturierte harte Maske 116 als Ätzmaske dienen, um die Halbleitermesa 120 vor Verlusten zu schützen.
  • In einer anderen Ausführungsform werden die STI-Merkmale 122 vor dem Ausbilden der Halbleitermesa 120 ausgebildet. In dieser Ausführungsform umfasst das Ausbilden der STI-Merkmale 122 Folgendes: Ausbilden einer harten Maske mit Öffnungen, die die Bereiche der STI-Merkmale definieren; Ätzen des Halbleitersubstrats 110 durch die Öffnungen der harten Maske, um tiefe Gräben auszubilden; Ablagern eines Dielektrikums, um die Gräben zu füllen; und Ausführen eines CMP-Verfahrens, um überflüssiges dielektrisches Material über dem Halbleitersubstrat 110 zu entfernen, was zu Tiefer-Graben-Isoliermerkmalen führt. Daraufhin werden die Vorgänge 202 und 204 ausgeführt, um die strukturierte harte Maske 116 bzw. die Halbleitermesa 120 auszubilden. In dem Vorgang 204 zum Vertiefen des Halbleitersubstrats 110 durch ein Ätzverfahren ist das Ätzverfahren jedoch dazu konzipiert, sowohl das Halbleitermaterial (Silizium in der vorliegenden Ausführungsform) des Halbleitersubstrats 110 als auch das Dielektrikum der Tiefer-Graben-Isoliermerkmale zu vertiefen. Somit werden die oberen Abschnitte der Tiefer-Graben-Isoliermerkmale entfernt, was zu Flacher-Graben-Isoliermerkmalen 122 führt. Der Höhenunterschied zwischen den Tiefer-Graben-Isoliermerkmalen und den STI-Merkmalen 122 liegt etwa bei der Höhe H1 der Halbleitermesa 120.
  • In einer anderen Ausführungsform umfasst das Ablagern des Dielektrikums thermisches Oxidieren der Gräben und nachfolgendes Füllen der Gäben mit dem Dielektrikum, wie etwa Siliziumoxid, durch CVD. In einem Beispiel umfasst das CVD-Verfahren zum Füllen der Gräben Plasma-CVD bei hoher Dichte (High Density Plasma CVD, HDPCVD).
  • Andere Merkmale können auf dem Halbleitersubstrat 110 ausgebildet werden. In einem Beispiel werden verschiedene dotierte Bereiche, wie etwa n-Wannen und p-Wannen in dem Halbleitersubstrat 110 (wie etwa eine Wanne in dem zweiten Bereich 114) durch eine oder mehrere Implantationen oder andere geeignete Dotiertechniken ausgebildet.
  • Mit Bezug auf die 4 und 14 umfasst das Verfahren 200 einen Vorgang 208, um entweder eine Source oder einen Drain des TFETs durch ein erstes Ionen-Implantationsverfahren 124 auszubilden. In der vorliegenden Ausführungsform wird ein Drain 126 des TFETs durch die erste Ionen-Implantation 124 ausgebildet. Der Drain 126 wird in dem unteren Abschnitt der Halbleitermesa 120 ausgebildet und weiter zu dem Halbleitersubstrat 110 unter der oberen Fläche 121 erweitert. Der Drain 126 umfasst ein n-Dotierungsmittel (wie etwa Phosphor), wenn der TFET vom n-Typ ist, oder ein p-Dotierungsmittel (wie etwa Bor), wenn der TFET vom p-Typ ist.
  • In einer Ausführungsform umfasst der Vorgang 208 das Ablagern einer Abschirmschicht 128 auf dem Halbleitersubstrat 110 und der Halbleitermesa 120; und das Ausführen einer selektiven Implantation des Halbleitersubstrats 110 in dem ersten Bereich 112 und der Halbleitermesa 120. Die Abschirmschicht 128 wird für das Abschirmen während der Implantation und das Ausschalten des Kanaleffekts währen der Implantation verwendet.
  • Insbesondere umfasst die selektive Implantation das Ausbilden einer strukturierten Photoresistschicht auf dem Halbleitersubstrat 110, das Ausführen des Ionen-Implantationsverfahrens mittels der strukturierten Photoresistschicht als Implantationsmaske und das nachfolgende Entfernen der strukturierten Photoresistschicht durch Nass-Ablösen oder Entfernen durch Plasma. Die strukturierte Photoresistschicht wird durch ein Lithographieverfahren, wie oben beschrieben, ausgebildet. Die strukturierte Photoresistschicht bedeckt das Halbleitersubstrat 110 in dem zweiten Bereich 114 und weist eine Öffnung in dem ersten Bereich 112 auf, so dass das Halbleitersubstrat in dem ersten Bereich 112 offen liegt, um die Ionen-Implantation zu empfangen.
  • Der Drain 126, der durch die Ionen-Implantation 124 ausgebildet wird, wird weiter getempert, um durch ein Temperverfahren („annealing process“) aktiviert zu werden. Das Temperverfahren wird direkt nach der Ionen-Implantation 124 in dem Vorgang 208 implementiert oder wird alternativ implementiert, nachdem andere dotierte Merkmale für eine gemeinsame Aktivierung ausgebildet wurden. In einer Ausführungsform umfasst das Temperverfahren beschleunigtes thermisches Tempern (Rapid Thermal Annealing, RTA). In anderen Ausführungsformen umfasst das Temperverfahren alternativ Laser-Tempern, Spitzen-Tempern („spike annealing“), Millisekunden-Tempern (Millisecond Anneal, MSA) oder andere geeignete Tempertechniken.
  • Mit Bezug auf die 5 und 14 umfasst das Verfahren 200 einen Vorgang 210, um ein TFET-Isoliermerkmal 130 auszubilden. Das TFET-Isoliermerkmal 130 versieht den TFET mit Isolierfunktionen und konfiguriert verschiedene Merkmale des TFETs richtig. Das Gate ist beispielsweise richtig mit dem Kanal ausgerichtet, ist nicht direkt auf dem Halbleitersubstrat 110 ausgebildet und liegt in einem gewissen Abstand von dem Drain.
  • Das TFET-Isoliermerkmal 130 umfasst ein Dielektrikum, wie etwa Siliziumoxid in dem vorliegenden Beispiel. Das TFET-Isoliermerkmal 130 kann alternativ andere geeignete Dielektrika umfassen. Das TFET-Isoliermerkmal 130 ist auf dem Halbleitersubstrat 110 in dem ersten Bereich 112 angeordnet. Insbesondere ist die Dicke T1 des TFET-Isoliermerkmals 130 so gewählt, dass das nachfolgend ausgebildete Gate mit dem Kanal und dem Drain richtig konfiguriert werden kann. Wie in 5 gezeigt ist, ist „H2“ die Höhe des Drains 126, gemessen von der oberen Fläche des Halbleitersubstrats 110 zu der oberen Fläche des Drains. Die Dicke T1 des TFET-Isoliermerkmals 130 ist so gewählt, dass T1 etwas kleiner als H2 ist, also T1 < H2, so dass ein kleiner Überhang zwischen dem Gate und dem Drain besteht und dass weiter sichergestellt wird, dass das Gate vollständig mit dem Kanal verbunden ist.
  • In einer Ausführungsform umfasst der Vorgang 210 das Entfernen der Abschirmschicht 128 durch ein Ätzverfahren (wie etwa eine Nassätzung); das Ausbilden einer Schicht aus dielektrischem Material (wie etwa Siliziumoxid in der vorliegenden Ausführungsform) auf dem Halbleitersubstrat 110; und das selektive Entfernen der Schicht aus dielektrischem Material von dem zweiten Bereich 114. In einer Ausführungsform umfasst das Ausbilden der Schicht aus dielektrischem Material das Ablagern eines Dielektrikums, das Ausführen eines CMP-Verfahrens, um einen Abschnitt des Dielektrikums über der Halbleitermesa 120 zu entfernen, und das Zurückätzen des Dielektrikums. In einer anderen Ausführungsform umfasst das selektive Entfernen des Dielektrikums das Ausbilden einer strukturierten Photoresistschicht auf dem Halbleitersubstrat 110, das Anwenden eines Ätzverfahrens auf die Schicht aus dielektrischem Material mittels der strukturierten Photoresistschicht als Ätzmaske und das nachfolgende Entfernen der strukturierten Photoresistschicht durch Nass-Ablösen oder Entfernen durch Plasma. Die strukturierte Photoresistschicht wird durch ein Lithographieverfahren, wie oben beschrieben, ausgebildet. Die strukturierte Photoresistschicht bedeckt das Halbleitersubstrat 110 in dem ersten Bereich 112 und weist eine Öffnung in dem zweiten Bereich 114 auf, so dass das Halbleitersubstrat in dem zweiten Bereich 114 offen liegt.
  • Mit Bezug auf die 6 und 14 kann das Verfahren 200 einen Vorgang 212 umfassen, um eine Gate-Oxidschicht 132 auf dem Halbleitersubstrat 110 in dem zweiten Bereich 114 auszubilden. Die Gate-Oxidschicht 132 kann als Zwischenschicht für die I/O-Vorrichtung in dem zweiten Bereich 114 dienen und/oder kann die gesamte dielektrische Gateschicht für die Anforderungen der I/O-Vorrichtung abstimmen.
  • Das Ausbilden der Gate-Oxidschicht 132 in dem Vorgang 212 kann eine geeignete Technik verwenden, wie etwa thermisches Oxidieren, Atomlagen-Ablagerung (Atomic Layer Deposition, ALD) oder CVD. In einer Ausführungsform umfasst der Vorgang 212 weiter das selektive Entfernen der Gate-Oxidschicht 132 von dem ersten Bereich 112. In dem vorliegenden Beispiel umfasst das selektive Entfernen der Gate-Oxidschicht 132 das Ausbilden einer strukturierten Photoresistschicht auf dem Halbleitersubstrat 110, das Anwenden eines Ätzverfahrens auf die Gate-Oxidschicht 132 mittels der strukturierten Photoresistschicht als Ätzmaske und das nachfolgende Entfernen der strukturierten Photoresistschicht durch Nass-Ablösen oder Entfernen durch Plasma. Die strukturierte Photoresistschicht bedeckt das Halbleitersubstrat 110 in dem zweiten Bereich 114 und weist eine Öffnung in dem ersten Bereich 112 auf, so dass das Halbleitersubstrat in dem ersten Bereich 112 offen liegt.
  • Mit Bezug auf die 7 und 14 umfasst das Verfahren 200 einen Vorgang 214, um Gatematerialschichten auf dem Halbleitersubstrat 110 auszubilden. Die Gatematerialschichten werden auf dem Halbleitersubstrat 110 und der Halbleitermesa 120 ausgebildet. Insbesondere werden die Gatematerialschichten auf den Seitenwänden der Halbleitermesa 120 und auch auf ihrer oberen Fläche ausgebildet. In dem vorliegenden Fall sind die Gatematerialschichten auf der strukturierten harten Maske 116 angeordnet.
  • Die Gatematerialschichten umfassen eine dielektrische Gatematerialschicht 134 und eine Gateelektrodenschicht 136. In der vorliegenden Ausführungsform umfassen die Gatematerialschichten high-k-dielektrische Materialien und ein Metall und werden daher als High-k-Metallgate bezeichnet. In einer Ausführungsform umfasst die dielektrische Gatematerialschicht 134 eine Zwischenschicht oder Grenzflächenschicht (interfacial layer) (wie etwa Siliziumoxid) und eine Schicht aus high-k-dielektrischem Material. Ein high-k-dielektrisches Material ist ein Dielektrikum, das eine dielektrische Konstante aufweist, die größer als die von thermischem Siliziumoxid ist. Ein high-k-dielektrisches Material umfasst beispielsweise Hafniumoxid (HfO) oder ein anderes geeignetes Metalloxid. Die Gateelektrodenschicht 136 umfasst eine Metall-(oder Metalllegierungs-)-Schicht und kann weiter eine polykristalline Silizium-(Polysilizium)-Schicht auf der Metallschicht umfassen.
  • Der Vorgang 214 umfasst in der vorliegenden Ausführungsform das Ablagern von verschiedenen Gatematerialien auf dem Halbleitersubstrat, insbesondere auf dem TFET-Isoliermerkmal 130 und der Gate-Oxidschicht 132. Insbesondere ist sie, wie in einer Ausführungsform beschrieben ist, in der die Halbleitermesa 120 eine Trapezform aufweist, vorteilhaft zum Ablagern von verschiedenen Gatematerialien. In einer Ausführungsform umfasst das Ausbilden der Zwischenschicht (Siliziumoxid in dem vorliegenden Beispiel) thermisches Oxidieren, ALD, CVD oder eine andere geeignete Technik. In einer anderen Ausführungsform umfasst das Ausbilden der Schicht aus high-k-dielektrischem Material ALD, metallorganisches CVD (MOCVD), physikalische Gasphasenabscheidung (Physical Vapor Deposition, PVD) oder eine andere geeignete Technik. In noch einer anderen Ausführungsform umfasst das Ausbilden der Metallschicht PVD, Plattieren oder eine andere geeignete Technik. In noch einer anderen Ausführungsform umfasst das Ausbilden der Polysilizium-Schicht CVD oder eine andere geeignete Technik.
  • Mit Bezug auf die 8 und 14 umfasst das Verfahren 200 einen Vorgang 216, um die Gatematerialschichten einschließlich der dielektrischen Gatematerialschicht 134 und der Gateelektrodenschicht 136 zu strukturieren, was zu einem ersten Materialstapel 138 in dem ersten Bereich 112 und einem zweiten Materialstapel 140 in dem zweiten Bereich 114 führt. Der erste Materialstapel 138 umfasst einen ersten Abschnitt auf der Oberseite der Halbleitermesa 120, einen zweiten Abschnitt auf den Seitenwänden der Halbleitermesa 120 und einen dritten Abschnitt auf der Oberseite des TFET-Isoliermerkmals 130. Der dritte Abschnitt des Materialstapels 138 ist horizontal auf das TFET-Isoliermerkmal 130 erweitert.
  • Insbesondere umfasst das Strukturieren der Gatematerialschichten das Ausbilden einer strukturierten Photoresistschicht auf den Gatematerialschichten, das Ausführen eines Ätzverfahrens auf die Gatematerialschichten mittels der strukturierten Photoresistschicht 142 als Ätzmaske und das nachfolgende Entfernen der strukturierten Photoresistschicht durch Nass-Ablösen oder Entfernen durch Plasma. In einem Beispiel umfasst das Ätzverfahren mehr als einen Ätzschritt unter Verwendung von verschiedenen Ätzmitteln, um entsprechende Materialien in den Gatematerialschichten zu ätzen. Jedes Ätzmittel ist entworfen, um das entsprechende Material effektiv zu ätzen. Die strukturierte Photoresistschicht 142 wird durch ein Lithographieverfahren ausgebildet. Die strukturierte Photoresistschicht 142 bedeckt das Halbleitersubstrat 110 in den Bereichen für den ersten Materialstapel 138 und den zweiten Materialstapel 140, wie in 8 gezeigt ist. Der erste Materialstapel 138 ist auf dem TFET-Oxidmerkmal 130 angeordnet, und der zweite Materialstapel 140 ist auf der Gate-Oxidschicht 132 angeordnet. In der vorliegenden Ausführungsform wird die Gate-Oxidschicht ebenfalls durch den Vorgang 216 strukturiert. Die strukturierte Gate-Oxidschicht 132, die dielektrische Gateschicht 134 und die Gateelektrodenschicht 136 in dem zweiten Bereich 114 bilden den Gatestapel für die I/O-Vorrichtung.
  • Mit Bezug auf die 9 und 14 umfasst das Verfahren 200 einen Vorgang 218, um ein Ionen-Implantationsverfahren 144 auszuführen, um die Source- und Drainmerkmale 146 der I/O-Vorrichtung in dem zweiten Bereich 114 auszubilden. In der vorliegenden Ausführungsform ist die I/O-Vorrichtung ein MOSFET. Die Source- und Drainmerkmale 146 umfassen ein n-Dotierungsmittel (wie etwa Phosphor), wenn die I/O-Vorrichtung ein n-MOSFET ist, oder ein p-Dotierungsmittel (wie etwa Bor), wenn die I/O-Vorrichtung ein p-MOSFET ist.
  • Das Ausbilden der Source- und Drainmerkmale 146 umfasst das selektive Anwenden des Ionen-Implantationsverfahrens 144 auf das Halbleitersubstrat 110 in dem zweiten Bereich 114. Die selektive Implantation umfasst das Ausbilden einer strukturierten Photoresistschicht 148 auf dem Halbleitersubstrat 110, das Ausführen eines Ionen-Implantationsverfahrens 144 mittels der strukturierten Photoresistschicht 148 als Implantationsmaske und das nachfolgende Entfernen der strukturierten Photoresistschicht. Die strukturierte Photoresistschicht 148 wird durch ein Lithographieverfahren ausgebildet. Die strukturierte Photoresistschicht 148 bedeckt das Halbleitersubstrat 110 in dem ersten Bereich 112 und weist eine Öffnung in dem zweiten Bereich 114 auf, so dass das Halbleitersubstrat 110 in dem zweiten Bereich 114 offen liegt, um die entsprechende Ionen-Implantation zu empfangen.
  • Mit Bezug auf die 10 und 14 umfasst das Verfahren 200 einen Vorgang 220, um eine TFET-Isolierschicht 150 auf dem Halbleitersubstrat 110 auszubilden. Die TFET-Isolierschicht 150 stellt Isolierfunktionen dem TFET bereit und konfiguriert verschiedene Merkmale des TFETs richtig. Beispielsweise wird die Source des TFETs dadurch richtig angeordnet.
  • Die TFET-Isolierschicht 150 umfasst ein Dielektrikum, wie etwa Siliziumoxid in dem vorliegenden Beispiel. Die TFET-Isolierschicht 150 kann alternativ andere geeignete Dielektrika umfassen, wie etwa low-k-dielektrische Materialien. Die TFET-Isolierschicht 150 ist auf dem Halbleitersubstrat 110, dem TFET-Isoliermerkmal 130 und den Materialstapeln 138 und 140 angeordnet. Insbesondere ist gemäß der vorliegenden Ausführungsform die Dicke der TFET-Isolierschicht 150 so gewählt, dass eine verbleibende Dicke der Isolation T2 etwa 1/3 der gesamten vertikalen Höhe der Halbleitermesa 120 beträgt. Die verbleibende Höhe der Isolation T2 ist eine vertikale Abmessung, die von der oberen Fläche des horizontalen Abschnitts des Materialstapels 138 zu der oberen Fläche der TFET-Isolierschicht 150 gemessen wird. Die Länge des Kanals ist mit der verbleibenden Dicke der Isolation T2 verknüpft und wird dadurch festgelegt.
  • In einer Ausführungsform umfasst der Vorgang 220 das Ablagern des Dielektrikums (Siliziumoxid in dem vorliegenden Beispiel), das Ausführen eines CMP-Verfahrens, um überschüssiges dielektrisches Material über der Halbleitermesa 120 zu entfernen, und Zurückätzen, um das Dielektrikum zu vertiefen, um den angestrebten Bereich der Dicke zu erreichen.
  • In der vorliegenden Ausführungsform umfassen sowohl das TFET-Isoliermerkmal 130 als auch die TFET-Isolation 150 Siliziumoxid und werden gemeinsam mit dem Bezugszeichen 150 in 10 bezeichnet.
  • Mit Bezug auf die 11 und 14 umfasst das Verfahren 200 einen Vorgang 222, um einen Abschnitt des Materialstapels 138 zu entfernen, der nicht von der TFET-Isolierschicht 150 bedeckt ist. Der Vorgang 222 umfasst ein Ätzverfahren, um die Gatematerialschichten in dem oberen Abschnitt des Materialstapels 138 selektiv zu ätzen. Das Ätzverfahren kann mehr als einen Schritt umfassen, die abgestimmt sind, um entsprechende Gatematerialschichten zu ätzen. Indem der obere Abschnitt des Materialstapels 138 entfernt wird, wird der Gatestapel des zugehörigen TFETs auf den Seitenwänden des mittleren Abschnitts der Halbleitermesa 120 ausgebildet.
  • Mit Bezug auf die 12 und 14 umfasst das Verfahren 200 einen Vorgang 224, um eine Source 152 der TFET-Vorrichtung in der Halbleitermesa 120 auszubilden. In der vorliegenden Ausführungsform wird die Source 152 in dem oberen Abschnitt der Halbleitermesa 120 ausgebildet. Insbesondere weist der Drain 126 eine erste Art von Leitfähigkeit auf und die Source 152 weist eine zweite Art von Leitfähigkeit auf, die der ersten Art von Leitfähigkeit entgegengesetzt ist. Wenn die erste Art von Leitfähigkeit beispielsweise vom n-Typ ist (oder vom p-Typ), ist die zweite Art von Leitfähigkeit vom p-Typ (oder vom n-Typ). In einer Ausführungsform, in der der TFET vom n-Typ ist, umfasst der Drain 126 ein n-Dotierungsmittel (wie etwa Phosphor) und die Source 152 umfasst ein p-Dotierungsmittel (wie etwa Bor). In einer anderen Ausführungsform, in der der TFET vom p-Typ ist, umfasst der Drain 126 ein p-Dotierungsmittel und die Source 152 umfasst ein n-Dotierungsmittel.
  • In einer Ausführungsform umfasst der Vorgang 224 das Entfernen der harten Maske 116 durch ein Ätzverfahren und das Anwenden einer zweiten Ionen-Implantation auf die Halbleitermesa 120. Während der Ionen-Implantation wird die TFET-Isolierschicht 150 als eine Implantationsmaske verwendet, so dass nur der obere Abschnitt der Halbleitermesa 120 hierdurch implantiert wird.
  • In einer anderen Ausführungsform umfasst der Vorgang 224 das Entfernen der harten Maske 116, das Ausbilden einer strukturierten Photoresistschicht auf der TFET-Isolierschicht 150, das Ausführen des Ionen-Implantationsverfahrens mittels der strukturierten Photoresistschicht als Implantationsmaske und das nachfolgende Entfernen der strukturierten Photoresistschicht. Die strukturierte Photoresistschicht weist eine Öffnung auf, die so konfiguriert ist, dass die Halbleitermesa 120 nicht durch die strukturierte Photoresistschicht bedeckt ist.
  • In einer nicht beanspruchten Ausführungsform umfasst der Vorgang 224 weiter das Vertiefen der Halbleitermesa 120 und Epitaxialwachstum auf der vertieften Halbleitermesa 120 mit einem Halbleitermaterial, das dem des Halbleitersubstrats 110 gleicht (wie etwa Silizium) oder sich von ihm unterscheidet (wie etwa Silizium-Germanium). Dotierungsmittel der Source 152 kann durch eine Dotierung vor Ort durch Ionen-Implantation eingeführt werden. Beim Dotieren vor Ort umfasst das Epitaxialwachstum ein Vorprodukt, das die entsprechende Dotierungsmittel-Chemikalie aufweist, so dass das Dotierungsmittel gleichzeitig während des Epitaxialwachstums ausgebildet wird. Dieses Verfahren kann eine hohe Dotierungsmittel-Konzentration der Source 152 erreichen. In einem besonderen Beispiel umfasst der Vorgang 224 das Entfernen der harten Maske 116, das Vertiefen eines Abschnitts der Halbleitermesa 120 durch ein Ätzverfahren und Epitaxialwachstum auf der vertieften Halbleitermesa mit Dotierung vor Ort. Gemäß einer Ausführungsform weist, durch das Vertiefen und das Epitaxialwachstum, die so ausgebildete Source 152 eine glattere Grenzfläche zwischen der Source und dem Kanal auf. Des Weiteren weist der entsprechende Übergang eine verbesserte Leistungsfähigkeit auf.
  • Der Vorgang 224 kann weiter ein Temperverfahren umfassen, um die Source 152 zur Aktivierung zu tempern. Das Temperverfahren kann direkt nach der entsprechenden Ionen-Implantation (oder dem Epitaxialwachstum) implementiert werden oder wird alternativ nach dem Ausbilden von anderen dotierten Merkmalen für eine gemeinsame Aktivierung implementiert. In verschiedenen Beispielen umfasst das Temperverfahren RTA, Laser-Tempern, Spitzen-Tempern, MSA oder eine andere geeignete Tempertechnik.
  • Somit wird ein Kanal 154 zwischen der Source 152 und dem Drain 126 definiert. Der Kanal wird in dem mittleren Abschnitt der Halbleitermesa 120 definiert. Der Kanal 154 ist vertikal konfiguriert, so dass der Strom des TFETs vertikal von der Source 152 zu dem Drain 126 durch den Kanal 154 fließt. Der Drain 126, der Kanal 154 und die Source 152 sind ebenfalls vertikal konfiguriert.
  • In einer Ausführungsform ist der Kanal 154 neutral (undotiert). In einer anderen Ausführungsform ist der Kanal leicht dotiert. In einem Beispiel weist der Kanal 154 eine Art von Leitfähigkeit auf, der Art von Leitfähigkeit des Drains 126 gleicht. Beispielsweise weist der Kanal ein n-Dotierungsmittel auf, wenn der TFET vom n-Typ ist, oder der Kanal weist ein p-Dotierungsmittel auf, wenn der TFET vom p-Typ ist. In diesem Fall ist die Dotierungsmittelkonzentration des Kanals 154 wesentlich geringer als die des Drains 126.
  • In der vorliegenden Ausführungsform weist die Source 152 eine kleine Überlappung mit dem Gatestapel des TFETs auf, um sicherzustellen, dass der Kanal 154 vollständig mit dem Gatestapel verbunden ist und durch diesen gesteuert wird.
  • Mit Bezug auf die 13 und 14 kann das Verfahren 200 weiter einen Vorgang 226 umfassen, um verschiedene Kontakte zu dem TFET in dem ersten Bereich 112 und zu der I/O-Vorrichtung in dem zweiten Bereich 114 auszubilden. In der vorliegenden Ausführungsform werden die Kontakte 156, 158, 160, 162, 164 und 166 in einer dielektrischen Zwischenschicht (Interlayer Dielectric, ILD) 168 ausgebildet. Insbesondere ist in dem ersten Bereich 112 der Kontakt 156 konfiguriert, um auf dem Drain 126 zu landen, der Kontakt 158 ist konfiguriert, um auf der Source 152 zu landen, und der Kontakt 160 ist konfiguriert, um auf dem Gatestapel des TFETs zu landen. In dem zweiten Bereich 114 sind der Kontakt 162 und der Kontakt 166 konfiguriert, um auf den Source- bzw. den Drainmerkmalen 146 zu landen, und der Kontakt 164 ist konfiguriert, um auf dem Gatestapel der I/O-Vorrichtung zu landen.
  • In 13 bezeichnet die ILD 168 gemeinsam die Schichten aus dielektrischem Material, die das TFET-Isoliermerkmal 130 und die TFET-Isolierschicht 150 umfassen und weiter eine Schicht aus dielektrischem Material umfassen, die auf der TFET-Isolierschicht 150 abgelagert ist. Die ILD 168 umfasst Siliziumoxid oder ein low-k-dielektrisches Material oder andere geeignete Dielektrika. In verschiedenen Ausführungsformen umfasst die ILD 168 Siliziumoxid, Siliziumnitrid, Siliziumoxinitrid, Polyimid, eine aufgeschleuderte Glasschicht (Spin-On Glas, SOG), mit Fluor dotiertes Silikatglas (FSG), mit Kohlenstoff dotiertes Siliziumoxid, ein low-k-dielektrisches Material und/oder andere geeignete Materialien. Die ILD 168 kann durch eine Technik ausgebildet werden, die Aufschleudern, CVD, Sputtern oder andere geeignete Verfahren umfasst.
  • Die Kontakte sind leitenden Komponenten in der Verbindungsstruktur und stellen elektrische Leitungsführung zwischen den Vorrichtungen und der Metallleitung in vertikaler Richtung bereit. In einer Ausführungsform umfasst der Vorgang 226 das Ablagern einer Schicht aus dielektrischem Material für die ILD, das Ausführen eines CMP-Verfahrens, um die ILD zu planarisieren, das Ausbilden einer strukturierten Maskenschicht, die eine Mehrzahl von Öffnungen aufweist, um die Bereiche für die Kontakte zu definieren, das Ätzen, um die Gräben für die Kontakte mittels der strukturierten Maskenschicht als Ätzmaske auszubilden, das Füllen eines leitenden Materials in die Gräben und das Ausführen eines weiteren CMP-Verfahrens, um das überschüssige leitende Material zu entfernen, das sich auf dem ILD gebildet hat. Die strukturierte Maskenschicht kann eine strukturierte Harte-Maske-Schicht oder alternativ eine strukturierte Photoresistschicht sein. Die strukturierte Harte-Maske-Schicht ähnelt der strukturierten harten Maske 116 in Bezug auf Ausbildung und Zusammensetzung. Das Ausbilden der strukturierten Photoresistschicht ähnelt dem der anderen strukturierten Photoresistschichten, die vorher beschrieben wurden. Das leitende Material der Kontakte umfasst Metall, Metalllegierungen oder andere geeignete leitende Materialien. In der vorliegenden Ausführungsform umfasst das leitende Material der Kontakte Wolfram (W). Die Kontakte können weiter andere Materialien umfassen. Die Kontakte umfassen beispielsweise eine Auskleidungsschicht, wie etwa Titannitrid oder Tantalnitrid, die auf den Seitenwänden der Gräben ausgebildet wird, bevor das leitende Material in die Gräben gefüllt wird. Das Füllen des leitenden Materials in die Gräben kann eine geeignete Technik verwenden, wie etwa CVD oder Plattieren.
  • Der Vorgang 226 kann weiter das Ausbilden anderer Verbindungsstrukturen und anderer Herstellungsschritte (wie etwa Passivierung) in den Back-End-Verfahren umfassen. Die Verbindungsstruktur umfasst horizontale leitende Merkmale (Metallleitungen) und vertikale leitenden Merkmale (wie etwa Vias und Kontakte). Die Verbindungsstruktur umfasst leitende Materialien, wie etwa Aluminium, Aluminium-/Silizium-/Kupferlegierungen, Titan, Titannitrid, Wolfram, Polysilizium, Metallsilizide oder Kombinationen, die als Aluminiumverbindungen bezeichnet werden. Aluminiumverbindungen können durch ein Verfahren ausgebildet werden, das physikalische Gasphasenabscheidung (oder Sputtern), chemische Gasphasenabscheidung (CVD) oder Kombinationen daraus umfasst. Andere Herstellungstechniken, um die Aluminiumverbindungen auszubilden, können Photolithographieverarbeitung und Ätzen umfassen, um die leitenden Materialien für vertikale (Vias und Kontakte) und horizontale (Leitungen) Verbindungen zu strukturieren. Alternativ kann eine Kupfer-Mehrschichtverbindung verwendet werden und kann Kupfer, Kupferlegierung, Titan, Titannitrid, Tantal, Tantalnitrid, Wolfram, Polysilizium, Metallsilizide oder Kombinationen daraus umfassen. Die Kupfer-Mehrschichtverbindung kann durch eine Technik ausgebildet werden, wie etwa CVD, Sputtern, Plattieren oder andere geeignete Verfahren. Das Metallsilizid, das in Mehrschichtverbindungen verwendet wird, kann Nickelsilizid, Kobaldsilizid, Wolframsilizid, Tantalsilizid, Titansilizid, Platinsilizid, Erbiumsilizid, Palladiumsilizid oder Kombinationen daraus umfassen.
  • Andere Herstellungsschritte können vor, während und nach den Vorgängen des Verfahrens 200 implementiert werden.
  • Die so ausgebildete Halbleiterstruktur 100 umfasst einen vertikalen TFET und einen MOSFET, die zusammen in einer Schaltung integriert sind. In der vorliegenden Ausführungsform weisen der Gatestapel für den vertikalen TFET in dem ersten Bereich 112 und der Gatestapel für den MOSFET in dem zweiten Bereich 114 unterschiedliche Dicken des Gate-Dielektrikums auf, was das Abstimmen des Gate-Dielektrikums erlaubt. Insbesondere ist der MOSFET eine I/O-Vorrichtung und benötigt ein dickeres und robustes Gate-Dielektrikum zum Schutz vor elektrostatischen Entladungen oder Leistungsspitzen, daher weist der MOSFET in dem zweiten Bereich 114 eine zusätzliche Gate-Oxidschicht 132 auf.
  • Das Verfahren 200 und die Halbleiterstruktur 100, die dadurch hergestellt wird, sind oben in verschiedenen Ausführungsformen beschrieben. Die vorliegende Offenbarung kann jedoch andere Alternativen und Modifikationen umfassen. In einer Ausführungsform fehlt beispielsweise der Vorgang 212, um die Gate-Oxidschicht 132 in dem zweiten Bereich auszubilden, wenn der MOSFET in dem zweiten Bereich 114 nicht notwendigerweise ein dickeres Gate-Dielektrikum benötigt.
  • In einer anderen Ausführungsform ist die Vorrichtung in dem zweiten Bereich 114 ein Kondensator. In diesem Fall ist die Vorrichtung eine passive Vorrichtung mit zwei Anschlüssen. Die Gateelektrodenschicht 136 in dem zweiten Bereich wirkt als obere Elektrode des Kondensators, die dielektrische Gateschicht 134 und das Gate-Oxid 132 wirken als Dielektrikum des Kondensators. Die Gate-Oxidschicht 132 kann verwendet werden, um die Kapazität des Kondensators abzustimmen, indem die Dicke abgestimmt wird. Des weiteren kann die Gate-Oxidschicht 132 alternativ andere Dielektrika verwenden, um die Kapazität des Kondensators weiter abzustimmen. Der Halbleiterbereich des Halbleitersubstrats 110, der direkt unter der oberen Elektrode liegt, wirkt als untere Elektrode des Kondensators. Dieser Halbleiterbereich ist dotiert, damit er genügend Leitfähigkeit aufweist. Die Source- und Drainmerkmale 146 wirken als der Bereich für die entsprechenden Kontakte (162 und 166), um elektrisch mit der unteren Elektrode verbunden zu werden. Die Kontakte 162 und 166 sind konfiguriert, um mit derselben Stromleitung verbunden zu werden.
  • Die 15 ist eine Schnittdarstellung einer Halbleiterstruktur 230, die gemäß einer anderen Ausführungsform der vorliegenden Offenbarung aufgebaut ist. Auf die obige Beschreibung (einschließlich die der Merkmale und Vorgänge, um die Merkmale auszubilden) wird zur Einfachheit Bezug genommen. Die Halbleiterstruktur 230 umfasst einen vertikalen TFET in dem ersten Bereich 112 und einen Kondensator in dem zweiten Bereich 114. In dieser Ausführungsform ist die untere Elektrode des Kondensators ein dotierter Bereich 232, der unter der oberen Elektrode und dem Dielektrikum des Kondensators liegt und sich weiter über beide Seiten hinaus erstreckt, damit die entsprechenden Kontakte darauf landen können. Der dotierte Bereich 232 wird durch den Vorgang 208 oder den Vorgang 218 ausgebildet, wird aber vor dem Ausbilden der Gatematerialschichten implementiert. Der Vorgang 218 kann beispielsweise nach dem Vorgang 210 und vor dem Vorgang 212 implementiert werden.
  • Die 16 ist eine Schnittdarstellung einer nicht erfindungsgemäßen Halbleiterstruktur 250. Die Halbleiterstruktur 250 umfasst einen vertikalen TFET in dem ersten Bereich 112 und einen Widerstand in dem zweiten Bereich 114. In dieser Ausführungsform fehlt der Gatestapel in dem zweiten Bereich 114. Der Vorgang 216, um die Gatematerialschichten zu strukturieren, ist konzipiert, um die Gatematerialschichten so zu strukturieren, dass ein Gatestapel in dem ersten Bereich aber nicht in dem zweiten Bereich ausgebildet wird. Die Photomaske, die verwendet wird, um die Gatematerialschichten zu strukturieren, ist beispielsweise anders definiert, so dass die Gatematerialschichten in dem zweiten Bereich 114 durch das Ätzverfahren entfernt werden. Der dotierte Bereich 232 wird in dem Halbleitersubstrat 110 in dem zweiten Bereich ausgebildet. Der Vorgang 208 oder der Vorgang 218, um den dotierten Bereich 232 auszubilden, kann in der gleichen Abfolge wie in dem Verfahren 200 implementiert werden. Alternativ wird der Vorgang 218 vor dem Ausbilden der Gatematerialschichten implementiert. Der Vorgang 218 kann beispielsweise nach dem Vorgang 210 und vor dem Vorgang 212 implementiert werden.
  • Der dotierte Bereich 232 wirkt als Widerstand. Der ohmsche Widerstand des Widerstands kann durch die Dotierungsmittelkonzentration abgestimmt werden. Die Kontakte sind anders konfiguriert, da der Widerstand eine passive Vorrichtung mit zwei Anschlüssen ist. In einer Ausführungsform sind zwei Kontakte 162 und 166 auf zwei Seiten des dotierten Bereichs 232 ausgebildet. In einer anderen Ausführungsform sind mehr Kontakte auf zwei Seiten des dotierten Bereichs 232 ausgebildet. Mehrere Kontakte sind beispielsweise auf der linken Seite des dotierten Bereichs 232 ausgebildet und sind in einer Linie konfiguriert und dienen als erster Anschluss des Widerstands. Mehrere Kontakte sind auf der rechten Seite des dotierten Bereichs 232 ausgebildet und sind in einer Linie konfiguriert und dienen als zweiter Anschluss des Widerstands.
  • Somit sieht die vorliegende Offenbarung eine Ausführungsform eines Verfahrens zum Ausbilden eines Tunnel-Feldeffekttransistors (TFET) gemäß den Ansprüchen 1 und 2 vor.
  • Die vorliegende Offenbarung sieht auch eine Ausführungsform einer Halbleiterstruktur gemäß dem Anspruch 10 vor.

Claims (14)

  1. Verfahren zum Ausbilden einer Halbleiterstruktur, die einen Tunnel-Feldeffekttransistor, TFET, aufweist, wobei das Verfahren Folgendes umfasst: Bereitstellen eines Halbleitersubstrats (110), das einen ersten Bereich (112) und einen zweiten Bereich (114) aufweist; Ausbilden einer Halbleitermesa (120) auf dem Halbleitersubstrat (110) in dem ersten Bereich (112); Anwenden einer ersten Implantation (124) auf das Halbleitersubstrat (110) in dem ersten Bereich (112) und der Halbleitermesa (120), um einen Drain (126) des TFETs auszubilden, wobei der Drain (126) des TFETs eine erste Art von Leitfähigkeit aufweist; Ausbilden einer ersten dielektrischen Schicht (130) auf dem Halbleitersubstrat (110) in dem ersten Bereich (112) und Seitenwänden der Halbleitermesa (120); Ausbilden einer zweiten dielektrischen Schicht (134) und einer leitenden Schicht (136) auf der ersten dielektrischen Schicht (130); Strukturieren der zweiten dielektrischen Schicht (134) und der leitenden Schicht (136), um einen ersten Gatestapel (138) in dem ersten Bereich (112) auszubilden; Anwenden einer zweiten Implantation (144) auf das Halbleitersubstrat (110) in dem zweiten Bereich (114); Ausbilden einer dritten dielektrischen Schicht (150) auf der zweiten dielektrischen Schicht (134); Anwenden einer dritten Implantation auf die Halbleitermesa (120), um eine Source (152) des TFETs auszubilden, wobei die Source (152) des TFETs eine zweite Art von Leitfähigkeit aufweist, die der ersten Art von Leitfähigkeit entgegengesetzt ist; und Ausbilden einer Zwischenschicht (132) auf dem Halbleitersubstrat (110) in dem zweiten Bereich (114), wobei das Ausbilden einer zweiten dielektrischen Schicht (134) und einer leitenden Schicht (136) das Ausbilden der zweiten dielektrischen Schicht (134) und der leitenden Schicht (136) auf der Zwischenschicht (132) umfasst, das Strukturieren der zweiten dielektrischen Schicht (134) und der leitenden Schicht (136) das Strukturieren der zweiten dielektrischen Schicht (134) und der leitenden Schicht (136) umfasst, um einen zweiten Gatestapel (140) auszubilden, das Anwenden der zweiten Implantation (144) das Anwenden der zweiten Implantation (144) umfasst, um eine zweite Source (146) und einen zweiten Drain (146) einer gleichen Art von Leitfähigkeit in dem Halbleitersubstrat (110) in dem zweiten Bereich (114) auszubilden, nachdem die zweite dielektrische Schicht (134) und die leitende Schicht (136) strukturiert wurden, wobei der zweite Gatestapel (140) zwischen der zweiten Source (146) und dem zweiten Drain (146) liegt, und der zweite Gatestapel (140), die zweite Source (146) und der zweite Drain (146) konfiguriert sind, um einen Feldeffekttransistor zu bilden.
  2. Verfahren zum Ausbilden einer Halbleiterstruktur, die einen Tunnel-Feldeffekttransistor, TFET, aufweist, wobei das Verfahren Folgendes umfasst: Bereitstellen eines Halbleitersubstrats (110), das einen ersten Bereich (112) und einen zweiten Bereich (114) aufweist; Ausbilden einer Halbleitermesa (120) auf dem Halbleitersubstrat (110) in dem ersten Bereich (112); Anwenden einer ersten Implantation (124) auf das Halbleitersubstrat (110) in dem ersten Bereich (112) und der Halbleitermesa (120), um einen Drain (126) des TFETs auszubilden, wobei der Drain (126) des TFETs eine erste Art von Leitfähigkeit aufweist; Ausbilden einer ersten dielektrischen Schicht (130) auf dem Halbleitersubstrat (110) in dem ersten Bereich (112) und Seitenwänden der Halbleitermesa (120); Ausbilden einer zweiten dielektrischen Schicht (134) und einer leitenden Schicht (136) auf der ersten dielektrischen Schicht (130); Strukturieren der zweiten dielektrischen Schicht (134) und der leitenden Schicht (136), um einen ersten Gatestapel (138) in dem ersten Bereich (112) auszubilden; Anwenden einer zweiten Implantation (144) auf das Halbleitersubstrat (110) in dem zweiten Bereich (114); Ausbilden einer dritten dielektrischen Schicht (150) auf der zweiten dielektrischen Schicht (134); und Anwenden einer dritten Implantation auf die Halbleitermesa (120), um eine Source (152) des TFETs auszubilden, wobei die Source (152) des TFETs eine zweite Art von Leitfähigkeit aufweist, die der ersten Art von Leitfähigkeit entgegengesetzt ist; wobei das Anwenden einer zweiten Implantation (144) das Anwenden der zweiten Implantation (144) umfasst, um ein dotiertes Merkmal als eine untere Elektrode in dem Halbleitersubstrat (110) in dem zweiten Bereich (114) auszubilden, das Ausbilden einer zweiten dielektrischen Schicht (134) und einer leitenden Schicht (136) das Ausbilden der zweiten dielektrischen Schicht (134) und der leitenden Schicht (136) auf dem Halbleitersubstrat (110) in dem zweiten Bereich (114) umfasst, das Strukturieren der zweiten dielektrischen Schicht (134) und der leitenden Schicht (136) das Strukturieren der zweiten dielektrischen Schicht (134) und der leitenden Schicht (136) umfasst, um eine strukturierte dielektrische Schicht und eine obere Elektrode auf der unteren Elektrode auszubilden, und die obere Elektrode, die strukturierte dielektrische Schicht und die untere Elektrode konfiguriert sind, um einen Kondensator zu bilden.
  3. Verfahren nach Anspruch 1 oder 2, wobei die erste dielektrische Schicht (130) eine Oberseite aufweist, die niedriger als eine Oberseite des Drains (126) des TFETs ist; und die dritte dielektrische Schicht (150) eine Oberseite aufweist, die höher als eine Oberseite des Drains (126) des TFETs ist.
  4. Verfahren nach einem der vorangehenden Ansprüche, wobei das Ausbilden einer Halbleitermesa (120) auf dem Halbleitersubstrat (110) Folgendes umfasst: Ausbilden einer strukturierten Harte-Maske-Schicht auf dem Halbleitersubstrat (110), um einen Bereich für die Halbleitermesa (120) zu definieren; und Anwenden einer Ätzung auf das Halbleitersubstrat (110) mittels der strukturierten Harte-Maske-Schicht als Ätzmaske.
  5. Verfahren nach Anspruch 4, wobei das Ätzen so abgestimmt ist, dass die Halbleitermesa (120) eine geneigte Seitenwand mit einem Winkel von weniger als 90° und mehr als 45° aufweist, wobei der Winkel relativ zu einer oberen Fläche des Halbleitersubstrats (110) gemessen ist.
  6. Verfahren nach einem der vorangehenden Ansprüche, das weiter das Ausbilden einer Mehrzahl von Flacher-Graben-Isolier-Merkmalen, STI-Merkmalen, in dem Halbleitersubstrat (110) nach dem Ausbilden einer Halbleitermesa (120) und vor dem Ausbilden einer ersten dielektrischen Schicht (130) umfasst, wobei das Ausbilden der Mehrzahl von STI-Merkmalen in dem Halbleitersubstrat (110) Folgendes umfasst: Ätzen des Halbleitersubstrats (110), um Gräben darin durch die Öffnungen einer Ätzmaske auszubilden; Füllen der Gräben mit einem Dielektrikum; Ausführen eines chemisch-mechanischen Polier-(CMP)-Verfahrens, um überschüssige Abschnitte des Dielektrikums über der Halbleitermesa (120) zu entfernen; und Zurückätzen des Dielektrikums.
  7. Verfahren nach einem der Ansprüche 1 bis 5, das weiter das Ausbilden einer Mehrzahl von Flacher-Graben-Isolier-Merkmalen, STI-Merkmalen, in dem Halbleitersubstrat (110) vor dem Ausbilden einer Halbleitermesa (120) umfasst, wobei das Ausbilden der Mehrzahl von STI-Merkmalen in dem Halbleitersubstrat (110) Folgendes umfasst: Ätzen des Halbleitersubstrats (110), um Gräben einer ersten Höhe auszubilden; Füllen der Gräben mit einem Dielektrikum; und Ausführen eines chemisch-mechanischen Polier-(CMP)-Verfahrens, um überschüssige Abschnitte des Dielektrikums über dem Halbleitersubstrat (110) zu entfernen, was zu STI-Merkmalen der ersten Höhe führt.
  8. Verfahren nach Anspruch 7, wobei das Ausbilden einer Halbleitermesa (120) auf dem Halbleitersubstrat (110) Folgendes umfasst: Ausbilden einer strukturierten Harte-Maske-Schicht auf dem Halbleitersubstrat (110), um einen Bereich für die Halbleitermesa (120) zu definieren;Anwenden einer Ätzung auf das Halbleitersubstrat (110) und die STI-Merkmale mittels der strukturierten Harte-Maske-Schicht als Ätzmaske, was zu der Halbleitermesa (120) und den STI-Merkmalen einer zweiten Höhe führt, die kleiner als die erste Höhe ist.
  9. Verfahren nach einem der vorangehenden Ansprüche, das weiter das Ausführen eines Ätzverfahrens umfasst, um den oberen Abschnitt des ersten Gatestapels (138) über einer Oberfläche der dritten dielektrischen Schicht (150) zu entfernen, nachdem die dritte dielektrische Schicht (150) ausgebildet wurde und bevor die dritte Implantation ausgeführt wurde, was zu einem Gate des TFETs führt.
  10. Halbleiterstruktur, die Folgendes umfasst: ein Halbleitersubstrat (110), das einen ersten Bereich (112) und einen zweiten Bereich (114) aufweist; eine Halbleitermesa (120), die auf dem Halbleitersubstrat (110) in dem ersten Bereich (112) angeordnet ist; einen Tunnel-Feldeffekttransistor, TFET, der auf dem Halbleitersubstrat (110) in dem ersten Bereich (112) ausgebildet ist, wobei der TFET Folgendes umfasst: einen ersten Drain (126) einer ersten Art von Leitfähigkeit, der in einem unteren Abschnitt der Halbleitermesa (120) ausgebildet ist und sich in das Halbleitersubstrat (110) erstreckt; eine erste Source (152) einer zweiten Art von Leitfähigkeit, die in einem oberen Abschnitt der Halbleitermesa (120) ausgebildet ist, wobei die zweite Art von Leitfähigkeit der ersten Art von Leitfähigkeit entgegengesetzt ist; einen ersten Kanal (154) in einem mittleren Abschnitt der Halbleitermesa (120), der zwischen der Source (152) und dem Drain (126) liegt; und ein erstes Gate, das auf einer Seitenwand der Halbleitermesa (120) ausgebildet ist und mit dem Kanal (154) in Kontakt steht, wobei das erste Gate ein Dielektrikum (134) und ein leitendes Material (136) auf dem Dielektrikum (134) umfasst; und eine Halbleitervorrichtung, die auf dem Halbleitersubstrat (110) in dem zweiten Bereich (114) ausgebildet ist, wobei die Halbleitervorrichtung Folgendes umfasst: einen Materialstapel (140), der auf dem Halbleitersubstrat (110) ausgebildet ist, wobei der Materialstapel (140) das Dielektrikum (134) über dem Halbleitersubstrat (110) und das leitende Material (136) auf dem Dielektrikum umfasst und der Materialstapel (140) tiefer als das erste Gate liegt; und zwei dotierte Merkmale (146) einer gleichen Art von Leitfähigkeit, die in dem Halbleitersubstrat (110) und auf den Seiten des Materialstapels (134), (136) ausgebildet sind.
  11. Halbleiterstruktur nach Anspruch 10, wobei die Halbleitervorrichtung ein Feldeffekttransistor (FET) ist; die zwei dotierten Merkmale (146) als Source und Drain des FETs wirken; und der Materialstapel (140) als Gatestapel (134), (136) des FETs wirkt.
  12. Halbleiterstruktur nach Anspruch 10, wobei die Halbleitervorrichtung ein Kondensator ist; der Materialstapel (140) als obere Elektrode und Kondensator-Dielektrikum des Kondensators wirkt; ein dotiertes Merkmal in dem Halbleitersubstrat (110) ausgebildet ist, das unter dem Materialstapel (140) liegt und zwischen den zwei dotierten Merkmalen (146) liegt; und die zwei dotierten Merkmale als Kontakt zu der unteren Elektrode wirken.
  13. Halbleiterstruktur nach einem der Ansprüche 10 bis 12, wobei der untere Abschnitt und der mittlere Abschnitt der Halbleitermesa (120) ein erstes Halbleitermaterial umfassen; der obere Abschnitt der Halbleitermesa (120) ein zweites Halbleitermaterial umfasst, das sich von dem ersten Halbleitermaterial unterscheidet.
  14. Halbleiterstruktur nach einem der Ansprüche 10 bis 13, wobei das erste Gate des TFETs eine untere Fläche umfasst; und der Drain (126) des TFETs eine Oberseite umfasst, die höher als die untere Fläche ist.
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